写在前面

一颗芯片从设计到交付，要经过设计、掩模、晶圆制造、晶圆测试、封装和最终测试。行业常把制造环节概括为“前道”和“后道”，但不同公司和语境对边界的说法并不完全一致。

本文不深入每种工艺原理，而是建立端到端流程地图，并说明检测、量测和测试分别出现在哪里。

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规格与芯片设计
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版图、验证与掩模
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晶圆制造（Wafer Fabrication）
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晶圆测试（Wafer Sort / Probe）
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切割、封装与组装
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最终测试（Final Test）
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系统级验证与出货

一、先分清产业链中的几种公司

1.1 Fabless

无晶圆厂设计公司负责芯片定义、设计和验证，把制造委托给代工厂。它并非“没有硬件能力”，而是商业模式中不自建大规模晶圆厂。

1.2 Foundry

晶圆代工厂根据客户设计和 PDK 完成晶圆制造，也可能提供先进封装或生态服务。客户交付的不是一张普通图片，而是经过设计规则检查、时序和物理验证的版图数据。

1.3 IDM

垂直整合制造商同时拥有设计和制造能力，业务范围可能覆盖晶圆厂、封装与测试。不同 IDM 的外包程度仍可能不同。

1.4 OSAT

封装测试服务商主要承接晶圆测试、组装、封装和最终测试。先进封装发展后，OSAT、Foundry 和 IDM 的业务边界正在交叉。

这些是商业与能力边界，不是技术优劣排名。同一产品可能由多家公司协同完成。

二、设计阶段：先在数据中造出芯片

芯片制造从需求开始。设计团队要完成：

1. 产品规格和系统架构；
2. RTL、模拟或定制电路设计；
3. 功能验证与形式验证；
4. 逻辑综合、布局布线和时序收敛；
5. 电源完整性、信号完整性和可靠性分析；
6. DRC、LVS 等物理验证；
7. Tape-out，向制造环节交付最终版图数据。

2.1 PDK 是设计与制造的合同

Process Design Kit（PDK） 把制造能力转换为设计者可使用的规则和模型，通常包括：

• 设计规则；
• 器件电学模型；
• 层定义和版图规则；
• 参数化单元；
• 验证规则文件；
• 可靠性与使用限制。

设计不能随意画出任意几何图形。满足 PDK 规则，是版图能够被目标工艺可靠制造的基础，但并不保证第一次投片就一定达到所有产品目标。

三、掩模：把版图变成光刻模板

芯片包含许多需要分别图形化的层，每个关键图层要转换为光掩模或相关曝光数据。掩模制造本身也是高精度过程，需要电子束写入、显影、刻蚀、清洗、检测、修复和尺寸量测。

掩模上的缺陷可能在晶圆上重复打印，因此其缺陷控制非常严格。EUV 光刻还涉及反射式掩模、多层膜、掩模三维效应与保护膜等特殊问题。

“一次 Tape-out 只做一张掩模”是错误理解。一个工艺流程通常需要一套包含多个层级的掩模，具体数量由产品和工艺决定。

四、前道：在晶圆上制造器件和互连

广义的晶圆制造会把薄膜和图形一层层构建到晶圆上。ASML 将芯片制造概括为多个关键步骤反复循环，直到形成完整集成电路。

4.1 重复出现的核心工艺

ASML 指出，芯片通过在硅晶圆上构建多层互连图形制成，沉积、图形化和材料去除会反复进行；整个过程中持续量测和检测，并把结果反馈给设备以稳定工艺。

4.2 FEOL、MOL 与 BEOL

晶圆制造内部还常细分为：

• FEOL（Front End of Line）：形成晶体管有源区、栅极、源漏等；
• MOL（Middle of Line）：形成器件到第一层互连之间的接触结构；
• BEOL（Back End of Line）：构建多层金属互连和层间介质。

注意：BEOL 是晶圆厂内部的互连后段，不完全等于产业链中封装测试意义上的“后道”。这是新手非常容易混淆的两个“后端”。

五、检测、量测和电性监控如何穿插其中

制造不是全部步骤做完才检查。高价值工艺后通常会设置过程控制点：

• 缺陷检测（Inspection）：寻找颗粒、刮伤、残留、桥连、断线等异常；
• 量测（Metrology）：测量 CD、Overlay、膜厚、形貌、应力等参数；
• 电性监控：利用测试结构测电阻、漏电、击穿、阈值等电学结果；
• Review / Analysis：对疑似缺陷进行复查、分类和根因分析。

这些数据支持 SPC、设备匹配、Run-to-Run 调节和异常批次处置。检测覆盖越多通常越容易发现问题，但也会消耗设备时间和成本，因此采样策略本身是工程优化问题。

六、晶圆测试：在切割前找出合格裸片

晶圆制造完成后，探针台和测试机对裸片执行电学测试，常称为：

• Wafer Sort；
• Wafer Probe；
• Circuit Probe，CP。

探针卡把测试机通道连接到裸片焊盘或凸点。测试项目可能包括功能、参数、速度、功耗和边界条件，最终形成 Wafer Map。

6.1 Inspection 与 Test 不一样

• Inspection 主要根据光学、电子束等信号寻找物理异常；
• Metrology 对几何或材料参数做定量测量；
• Test 给器件施加电信号，判断功能和电性能。

检测设备发现的缺陷不一定导致电测失败，电测失败也可能没有可见表面缺陷。三类信息需要通过坐标关联和数据分析互相验证。

七、后道：把合格裸片变成可用器件

典型封装组装可能包含：

1. 晶圆减薄；
2. 背面处理或临时键合；
3. 晶圆切割；
4. 裸片拾取和固晶；
5. 引线键合或倒装互连；
6. 塑封、底部填充或盖板封装；
7. 植球、电镀和成形；
8. 切单、外观检查和标记。

不同封装路线会大幅改变顺序。例如 Fan-Out 可能先重构晶圆再形成 RDL；2.5D/3D 封装会使用中介层、TSV 和多裸片组装；混合键合则要求极高的表面平坦度、洁净度和对准精度。

先进封装不只是给芯片加一个外壳，而是在系统层面继续完成高密度互连和功能集成。

八、最终测试与可靠性筛选

封装完成后还要进行 Final Test，确认器件在规定条件下满足产品规格。根据产品要求，可能还包括：

• 不同温度下的功能与参数测试；
• 高低电压、速度和功耗分档；
• Burn-in 或其他早期失效筛选；
• 系统级测试；
• 可靠性抽样与认证试验。

测试结果可能用于 Bin 分类，把器件按功能、性能或失效类型分组。通过测试也不表示永不失效；测试覆盖率、应力条件和可靠性模型共同决定出货质量保证能力。

九、一条问题如何跨环节追踪

假设最终测试发现某一区域裸片漏电偏高，调查可能沿数据链向前追溯：

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Final Test 失效分布
    ↓ 与封装批次、位置关联
Wafer Sort 参数分布
    ↓ 与晶圆坐标关联
在线电性监控
    ↓ 与工艺批次、机台、腔体关联
CD / 膜厚 / 缺陷数据
    ↓
具体工艺步骤与设备状态

真正的良率提升依赖可追溯数据，而不是单台设备给出一个“Pass/Fail”。Lot、Wafer、Die、Recipe、机台和时间等标识必须贯穿系统。

十、前道与后道的边界为什么越来越模糊

传统上，前道强调晶圆级器件制造，后道强调切割、封装与测试。现在边界正在变化：

• 晶圆级封装在整片晶圆上完成部分封装结构；
• TSV 和 RDL 使用类似晶圆厂的沉积、光刻和刻蚀；
• 混合键合需要接近前道水平的平坦度、颗粒与 Overlay 控制；
• Chiplet 把多个不同工艺裸片集成为一个系统；
• Foundry、IDM 和 OSAT 都可能参与先进封装。

因此沟通时最好直接说具体环节，如“晶圆制造 BEOL”“晶圆测试”“Assembly”或“Advanced Packaging”，不要只说含义模糊的“后端”。

十一、小结

1. 芯片制造从设计和掩模开始，经过晶圆制造、晶圆测试、封装和最终测试。
2. PDK 把制造能力转化为设计规则和器件模型，是设计与工艺之间的重要接口。
3. 晶圆制造通过沉积、光刻、刻蚀、掺杂、清洗和 CMP 等步骤反复构建多层结构。
4. FEOL/MOL/BEOL 是晶圆厂内部划分，其中 BEOL 不等同于封装测试“后道”。
5. Inspection、Metrology 和 Test 分别回答缺陷、量值和电性能问题，不能混用。
6. 先进封装把晶圆级工艺与系统集成结合，使传统前后道边界逐渐模糊。

至此，“半导体基础”系列完成了从材料、器件、节点、产品类型到制造流程的第一轮知识地图。后续“晶圆制造工艺”系列将逐项深入光刻、刻蚀、沉积、掺杂、CMP 和清洗。

参考资料

• ASML：How Microchips Are Made
• SEMI：Semiconductor Manufacture
• SEMI：Silicon Chip Industry Awareness Workshop
• SEMI：About SEMI Standards
• NIST：Semiconductor Glossary