半导体基础（一）：从硅原子到晶体管

写在前面

进入半导体行业后，我们很快会遇到晶圆、掺杂、PN 结、MOSFET、CMOS 等术语。它们看起来分属材料、物理和电路，实际上连成了一条非常清晰的链：

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硅的晶体与能带
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掺杂改变载流子数量
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形成可控制的结和沟道
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制造出晶体管
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晶体管组成逻辑门、存储单元和芯片

本文不追求推导半导体物理公式，而是建立一套足以理解制造工艺和设备指标的器件直觉。

一、“半导体”到底半在哪里

“半导体”并不是导电能力永远处于导体和绝缘体正中间的材料。更准确地说，它的导电特性能够被掺杂、电场、温度或光照显著调节。

从能带角度看，固体中的电子并不能拥有任意能量。常用三个概念描述电子状态：

价带（Valence Band）：较低能量、通常被电子占据的能带；
导带（Conduction Band）：电子进入后可以参与导电的能带；
禁带（Band Gap）：价带与导带之间没有允许电子状态的能量区间。

金属的电子很容易进入可移动状态；绝缘体的禁带较宽，常温下很难产生足够的自由载流子；半导体的禁带适中，因此我们能够用工程手段控制其载流子数量。

“能带”不是电子在材料中跑动的几条实体轨道，而是描述大量原子组成固体后，电子可以占据哪些能量状态的模型。

二、为什么集成电路偏爱硅

硅不是唯一的半导体。锗、砷化镓、碳化硅和氮化镓都有重要用途，但硅长期成为主流集成电路材料，靠的是一整套综合优势：

原料丰富：硅是地壳中含量很高的元素，不过芯片使用的是经过多级提纯的电子级硅，并不是把沙子直接切成晶圆。
能够生长高质量氧化层：硅表面可以形成二氧化硅，为栅介质、隔离和早期平面工艺提供了关键基础。
晶体和掺杂工艺成熟：可以制备大尺寸、低缺陷的单晶硅，并精确控制杂质分布。
产业生态完整：材料、设备、设计模型、制造流程和质量标准经过数十年积累。

这也提醒我们，材料选择从来不是比较某一个参数。某种材料的电子迁移率更高，不代表它就能立刻替代硅；晶圆尺寸、缺陷密度、界面质量、成本和量产能力同样重要。

三、纯硅为什么需要掺杂

单晶硅中，每个硅原子通过价电子与相邻原子形成共价键。理想的本征硅在常温下只有少量电子获得足够能量进入导带，同时在价带留下“空位”。

这个空位称为 空穴（Hole）。空穴不是一种真正独立的粒子，但把相邻电子依次填补空位的过程等效为一个带正电的载流子移动，非常方便描述电流。

本征硅的载流子太少，不足以直接构建实用器件。工程上会有控制地加入少量杂质，这个过程称为 掺杂（Doping）。

3.1 N 型半导体

向硅中加入磷、砷等五价元素时，多出的价电子更容易成为自由电子：

电子是多数载流子；
空穴是少数载流子；
材料整体仍然保持电中性。

“N 型带负电”是常见误解。N 表示主要参与导电的是负电荷载流子，不表示整块材料具有净负电荷。

3.2 P 型半导体

加入硼等三价元素时，共价键体系中容易出现空穴：

空穴是多数载流子；
电子是少数载流子；
材料整体同样保持电中性。

掺杂浓度和空间分布会影响电阻率、结深、阈值电压与漏电等器件参数。离子注入、扩散和退火等工艺，本质上都在控制“什么元素，以多少数量，停在什么位置，以何种状态发挥电学作用”。

四、P 型和 N 型放在一起会发生什么

当 P 型与 N 型材料接触时，N 区的电子会向 P 区扩散，P 区的空穴也会向 N 区扩散。它们在交界附近复合，留下不能自由移动的离化杂质，形成 耗尽区（Depletion Region）。

耗尽区中的固定电荷建立内建电场，阻止载流子继续无止境扩散。外部施加不同方向的电压，会改变这道势垒：

正向偏置 降低势垒，电流更容易通过；
反向偏置 提高势垒，理想情况下只剩很小的漏电流；
反向电压过高时可能发生击穿，是否允许击穿取决于器件设计。

这就是 PN 结的核心，也是二极管、双极型晶体管、光电器件以及 MOS 器件结隔离的基础。

五、MOSFET：用电场控制一条导电通道

现代数字芯片最重要的基本器件是 MOSFET，即金属—氧化物—半导体场效应晶体管。名字保留了早期典型结构，现代器件的栅极和介质材料已经不一定是传统金属与二氧化硅，但工作思想仍然一致。

一个简化的 MOSFET 包含：

结构	作用
源极（Source）	载流子进入沟道的一端
漏极（Drain）	载流子离开沟道的一端
栅极（Gate）	通过电场控制沟道状态
栅介质（Gate Dielectric）	隔开栅极与沟道，理想情况下不让直流电流穿过
沟道（Channel）	导通时连接源极和漏极的路径
衬底或体区（Body）	承载器件并参与其电学行为

以增强型 nMOS 为例：栅极电压较低时，源漏之间没有足够强的导电沟道，器件处于关断状态；栅极电压升高到一定程度后，电场在表面吸引电子并形成反型层，源漏之间可以导电。

这里的关键不是“栅极机械地打开一道门”，而是：栅极电压产生的电场改变了半导体表面的载流子分布。

阈值电压也不是一道绝对分界线。低于阈值仍可能存在亚阈值电流，高于阈值后的电流还受源漏电压、沟道尺寸、温度和器件结构影响。

六、nMOS 与 pMOS 为什么要配对

nMOS 擅长在输入为高电平时导通，pMOS 的极性相反。将两者互补使用形成 CMOS（Complementary MOS），可以构建低静态功耗的逻辑电路。

最简单的 CMOS 反相器包含一只 pMOS 和一只 nMOS：

输入	pMOS	nMOS	输出
低电平	导通	关断	高电平
高电平	关断	导通	低电平

在理想稳态下，不会同时存在从电源到地的大电流通路；主要功耗发生在翻转、给负载电容充放电以及实际器件的漏电中。

晶体管进一步组合成与门、或门、非门等逻辑门，逻辑门组成加法器、寄存器和控制电路，最终构成处理器和其他数字芯片。NIST 将晶体管概括为可由电压控制开关状态的半导体器件；Intel 给出的层级也很清楚：晶体管组成逻辑门，逻辑门组成电路，复杂电路构成处理器。

七、晶体管不再只是“平面上的一个门”

随着尺寸缩小，平面 MOSFET 的栅极越来越难控制沟道，短沟道效应和漏电问题加重。器件结构因此不断演进：

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平面晶体管（Planar）
    ↓ 栅极只从一个主要表面控制沟道
FinFET
    ↓ 沟道像鳍片，栅极包围多个侧面
环栅晶体管（GAA）
      栅极在更大范围包围纳米片或纳米线沟道

三维结构改善了栅极的静电控制，但也给制造带来更复杂的形貌、材料界面和尺寸一致性问题。此时只测一个顶部线宽已经不够，还要关注侧壁、鳍高、纳米片厚度、间距和叠层结构。这正是先进检测与量测技术不断发展的原因。

八、从器件结构反推制造与设备问题

理解 MOSFET 后，许多工艺步骤就不再是孤立名词：

光刻决定图形放在哪里；
刻蚀把图形转移到材料中；
沉积形成介质、导体与功能薄膜；
离子注入和退火建立需要的掺杂分布；
CMP 将表面重新平坦化，便于继续堆叠；
检测寻找颗粒、残留和图形异常；
量测确认关键尺寸、膜厚、套刻和形貌是否符合要求。

器件性能最终取决于大量材料和几何参数共同作用。设备工程师看到的“位置偏了 1 nm”“膜厚多了 0.5 nm”，可能对应阈值电压、漏电或可靠性的变化；这就是纳米级制造必须持续测量和反馈的根本原因。

九、小结

本文建立了从材料到器件的第一条主线：

半导体的导电能力可以被掺杂和电场等手段调节。
掺杂通过改变多数载流子形成 N 型与 P 型半导体，但材料整体仍保持电中性。
P 型和 N 型接触形成耗尽区与内建电场，是 PN 结器件的基础。
MOSFET 用栅极电场控制源漏之间的沟道，而不是依靠机械开关。
nMOS 与 pMOS 互补组成 CMOS，晶体管再逐级组成逻辑门、电路和芯片。
从 Planar、FinFET 到 GAA，器件结构越立体，制造和量测也越复杂。

下一篇将把几个最容易混用的实体彻底分清：晶圆、裸片、芯片和封装器件到底是什么关系。