Semiconductor on 纪伟的个人博客

先进封装技术（八）：翘曲、空洞与键合缺陷

Tue, 18 Aug 2026 10:00:00 +0800

先进封装中最棘手的问题，往往不是单一线宽超差，而是材料、温度与界面共同造成的形变和隐藏缺陷。翘曲影响对准和装片，空洞削弱连接，键合缺陷则可能在可靠性测试后才显现。

1. 翘曲从哪里来

硅、铜、介质、模塑料和基板的热膨胀系数不同，沉积、固化、减薄和温度循环会积累应力。结构不对称时，各层伸缩不能相互抵消，晶圆或封装便发生弯曲。

翘曲不是固定数字，它随温度、支撑、吸附和时间变化。室温自由状态测量不能完全代表回流焊或键合时的形态。

2. 翘曲怎样影响制造

过大翘曲会降低光刻对焦与 Overlay，造成临时键合空隙、Die 拾取困难和凸点共面性不足。设备吸盘可以暂时压平工件，却可能储存应力或掩盖释放后的变形。

3. 空洞并非一种缺陷

TSV 铜填充空洞、焊点空洞、底部填充空洞和混合键合未键合区形成机制不同。它们可能来自气体滞留、表面污染、润湿不足、沉积夹断或颗粒支撑。

缺陷是否可接受取决于位置、尺寸、电流密度、热路径和应力集中，不能只用统一面积比例判断。

4. 键合缺陷与对准

微凸点可能出现桥连、开路和非润湿；混合键合则对颗粒、表面粗糙度、铜凹陷和 Overlay 极敏感。界面初始连接也可能在温度循环中因疲劳、分层或裂纹扩展而失效。

5. 怎样建立检测闭环

白光干涉、阴影莫尔或轮廓量测用于翘曲；X-ray、声学和红外针对不同内部结构；电测和可靠性应力验证实际连接。异常要回溯材料批次、固化曲线、设备腔体、装片坐标和表面清洁状态。

改善后不仅复测缺陷，还要验证组装良率、热循环和长期电阻稳定性，避免只优化外观。

总结

翘曲、空洞和键合缺陷体现了先进封装的本质：它是热、机械、材料与电气的耦合系统。控制它们需要在真实温度和约束条件下测量，并用多种无损与破坏性方法共同建立证据。

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先进封装技术（七）：先进封装中的检测与量测

Sun, 16 Aug 2026 10:00:00 +0800

先进封装把前道级细密结构、后道组装和多材料界面放在同一产品中。缺陷可能位于表面、埋藏界面或垂直互连内部，单一检测技术无法覆盖整条工艺链。

1. 检测对象发生了什么变化

需要控制的对象包括 RDL 线宽与 Overlay、凸点高度和共面性、TSV 几何与填充、Die 放置偏差、键合界面、封装翘曲以及切割损伤。产品尺寸变大、层数增加后，覆盖率与吞吐量矛盾更明显。

2. 表面光学检测

明场、暗场和 3D 光学可发现残铜、刮伤、污染、缺失凸点和高度异常。高反射金属、透明介质和复杂图形会改变对比度，需要按工艺层设计照明与算法。

光学分辨率高不代表能看穿不透明材料，表面正常也不能证明内部无空洞。

3. 内部无损检测

X-ray 利用吸收差异观察焊点、铜结构和空洞，计算机断层扫描可提供三维信息但通常更耗时。扫描声学显微镜对分层、裂纹和空洞敏感，却受材料声学性质与几何影响。红外可用于对硅透明的特定结构与对准检查。

方法选择要根据缺陷材料、深度、尺寸和方向，而不是笼统追求“更高分辨率”。

4. 量测与坐标追溯

共面性、翘曲、层间 Overlay 和 Die Shift 都需要统一坐标与温度条件。封装会随吸附、支撑和温度改变形状，量测夹持方式必须与规格条件一致。

检测结果还要关联晶圆、重构载体、Die 和最终封装。SEMI E142 的基板 Map 框架可帮助维持位置数据交换，但具体转换仍需验证。

5. 分层检测策略

全覆盖高速筛查定位可疑区域，高分辨率复检确认缺陷，截面和材料分析用于失效根因。量产控制关注检出率、误报与吞吐，研发分析则更强调信息深度，二者不能用同一指标简单评价。

总结

先进封装检测的核心是多模态与全流程追溯。把每种技术放在它真正敏感的缺陷类型上，再通过坐标和身份串联，才能避免表面、内部和电性数据彼此孤立。

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先进封装技术（六）：晶圆级封装

Fri, 14 Aug 2026 10:00:00 +0800

晶圆级封装（Wafer-Level Packaging，WLP）把部分封装工艺放在晶圆形态下批量完成，再切割为单颗器件。它利用晶圆并行加工提升尺寸和成本效率，也让封装更接近前道制造。

1. Fan-in WLP

Fan-in WLP 的外部连接位于 Die 投影范围内，通常通过钝化、RDL、Under-Bump Metallization 和焊球把芯片焊盘重新排列。它适合尺寸较小、I/O 数量受控的产品，封装尺寸可接近裸片。

随着 Die 缩小或 I/O 增多，有限面积难以容纳足够大的板级焊点，于是需要 Fan-out。

2. Fan-out WLP

Fan-out 将裸片嵌入模塑料形成重构晶圆或面板，再在更大区域制作 RDL。它可容纳更多 I/O，并支持多 Die 集成。没有传统封装基板不代表没有复杂材料界面。

模塑固化收缩、Die Shift、重构载体翘曲和大面积 RDL 均匀性是主要挑战。

3. Wafer-level 不等于只用晶圆

行业也在探索 Panel-Level Packaging，以更大矩形面板提高面积利用率。设备、材料、对准和翘曲控制随尺寸变化，晶圆工艺不能简单按比例放大。

4. 工艺链与测试

典型流程可能包含临时键合、减薄、装片、模塑、RDL、凸点和切割。测试可分布在晶圆测试、重构后测试和最终测试阶段，以减少坏 Die 继续消耗后续成本。

每次位置变化都要维护 Die 身份和 Map，否则前道测试结果无法正确传递到最终单颗器件。

5. 可靠性来自材料协同

硅、铜、聚合物和模塑料热膨胀不同，温度循环会在界面与焊点产生应力。设计需联合考虑 RDL、封装厚度、焊球布局、散热和板级可靠性。

总结

晶圆级封装把封装转变为批量微细加工平台。Fan-in 追求接近裸片尺寸，Fan-out 扩展 I/O 与多 Die 能力；二者都必须处理测试追溯、材料应力和大面积制造一致性。

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先进封装技术（五）：微凸点与混合键合

Wed, 12 Aug 2026 10:00:00 +0800

垂直堆叠需要同时建立机械连接和电气互连。微凸点依靠微小焊料连接，混合键合则让介质表面与铜焊盘在同一界面直接键合。二者代表不同的间距、表面和工艺要求。

1. 微凸点怎样工作

微凸点通常包含焊料、金属柱和底部金属层。对准后通过回流形成接点，再用底部填充材料支撑间隙并分散应力。焊料具有一定自对准和容差能力，但凸点尺寸、桥连和金属间化合物会限制继续缩小间距。

2. 混合键合为什么“混合”

混合键合界面同时包含介质—介质与铜—铜连接。表面需要极平坦、洁净并经过活化，先在低温接触，再通过后续退火增强键合。它省去传统焊料凸点，可提高互连密度并降低互连电阻与高度。

混合键合可采用 Wafer-to-Wafer、Die-to-Wafer 等路径。前者并行度高但要求上下晶圆良率和尺寸匹配，后者利于选择 Known Good Die，却增加高速高精度装片难度。

3. 关键控制点

颗粒可能撑开局部界面形成未键合区；铜凹陷或突出、介质粗糙度和晶圆翘曲都会影响接触；对准误差会缩小有效铜连接面积。清洗、表面计量、环境控制与装片精度缺一不可。

4. 不能只比较互连间距

选择方案还要考虑产能、返工、测试顺序、热预算、材料兼容和良率。微凸点工艺成熟、容差较大；混合键合密度潜力高，却把前道级洁净与平坦度要求带入组装。

5. 检测与可靠性

光学可检查表面和对准标记，红外、声学和 X-ray 可观察不同类型内部缺陷，电气 Daisy Chain 用于评估互连连续性。温度循环、湿热和机械应力测试用于验证长期可靠性。

总结

从微凸点到混合键合，不只是把连接做得更小，而是改变整个界面形成机制。更高密度的代价是更严苛的表面、洁净、对准和已知良品管理。

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先进封装技术（四）：RDL 重布线层

Mon, 10 Aug 2026 10:00:00 +0800

RDL（Redistribution Layer）通过介质层、铜走线和焊盘，把裸片原有 I/O 重新分布到更合适的位置。它既能把细间距芯片焊盘扇出到较大间距，也能在多 Die 之间形成高密度互连。

1. 为什么需要重布线

裸片焊盘布局由芯片设计决定，封装基板和板级组装却有不同间距与位置要求。RDL 在两者之间完成几何转换。Fan-in 将连接保持在 Die 投影范围内，Fan-out 则把连接扩展到 Die 外部，获得更多 I/O 空间。

2. RDL 怎样制造

基本循环包括涂覆或层压介质、开 Via、形成种子层、光刻定义线路、电镀铜和去除多余金属。多层 RDL 通过重复工艺构建立体布线网络。

线宽、线距、Via 尺寸和层间对准共同决定互连密度。铜厚和介质性质则影响电阻、阻抗、可靠性与翘曲。

3. Die-first 与 Die-last

Fan-out 可先把 Die 放入重构载体再制作 RDL，也可先完成互连结构再组装 Die。不同流程对 Known Good Die、对准、Die Shift、返工和良率有不同影响。

重构晶圆中的 Die 可能在模塑和固化过程中发生位移，RDL 图形必须根据实测位置补偿或控制装片精度。

4. RDL 中介层

RDL 不只用于扇出封装，也可形成连接多颗 Chiplet 的中介层。与硅中介层相比，它具有不同的布线密度、材料、成本和机械特性。TSMC CoWoS-R 和 Intel Foveros-R 是厂商公开的实例。

5. 主要质量风险

开路、短路、Via 空洞、残铜、介质裂纹、层间错位和界面脱层都会影响电气与可靠性。检测需要结合光学、X-ray、电测、截面和热循环验证。

总结

RDL 是连接芯片焊盘与封装世界的可设计互连平台。它提升 I/O 密度与布局自由度，同时把光刻对准、材料应力和大面积均匀性带进封装制造。

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先进封装技术（三）：TSV 硅通孔

Sat, 08 Aug 2026 10:00:00 +0800

TSV（Through-Silicon Via）是在硅中形成垂直导电通道，用于把晶圆或中介层一侧的信号、电源连接到另一侧。它是许多 2.5D 中介层和 3D 堆叠的关键结构，但不是所有先进封装都必须使用 TSV。

1. TSV 的基本结构

典型 TSV 包含硅孔、绝缘层、阻挡/种子层和金属填充。绝缘层防止导体与硅基体漏电，阻挡层控制金属扩散，铜等导体承担电流。顶部和底部还要连接 RDL、焊盘或键合界面。

孔径、深度与深宽比影响刻蚀、沉积和填充难度，也影响电阻、电容、占地与机械应力。

2. 典型制造流程

流程通常包括深硅刻蚀、绝缘层沉积、阻挡/种子层形成、电镀填充、CMP 去除过镀铜，以及晶圆减薄和背面显露。Via-first、Via-middle 和 Via-last 表示 TSV 在前道或后续集成中的不同插入时机。

工艺顺序改变热预算、可用材料、设计规则和良率风险，名称相同并不代表制造路径相同。

3. 常见缺陷与失效机制

深孔刻蚀可能产生侧壁粗糙和尺寸不均，沉积覆盖不足会形成薄弱点，电镀可能出现接缝或空洞。铜与硅热膨胀差异会产生应力，影响邻近器件并在温度循环中推动裂纹或界面失效。

设计中常设置 Keep-Out Zone，避免应力敏感器件过于接近 TSV。

4. 怎样检测与量测

孔深、直径、侧壁和膜层覆盖需要截面或高深宽比量测；填充空洞可使用 X-ray、声学或破坏性截面确认；电阻、漏电和链路测试用于评价电气完整性。单一方法很难覆盖全部缺陷。

总结

TSV 把平面互连扩展到硅的垂直方向，也引入深孔加工、金属填充和热机械耦合。评价 TSV 不能只看几何尺寸，还要把电气、应力和后续减薄组装一起考虑。

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先进封装技术（二）：2.5D、3D 与硅中介层

Thu, 06 Aug 2026 10:00:00 +0800

2D、2.5D 和 3D 常被用来描述多裸片集成方式，但名称背后真正重要的是：裸片怎样排列、信号怎样走、垂直连接是否穿过硅，以及热如何排出。

1. 2D、2.5D 与 3D

2D 多裸片通常并排安装在封装基板上，互连密度受基板布线能力限制。2.5D 在裸片与基板之间加入高密度中介层或局部桥接，使相邻裸片获得更细的连接。3D 则把有源 Die 垂直堆叠，通过微凸点或混合键合实现短距离互连。

“3.5D”等名称多用于描述 2.5D 与 3D 的组合方案，并不是一个独立、统一的物理维度标准。

2. 硅中介层做什么

硅中介层利用晶圆工艺制作细密布线，可在逻辑芯片与 HBM 之间提供大量并行连接。中介层通常需要 TSV 把信号和电源引到下方封装基板，也要处理大面积硅片的成本和机械完整性。

除全尺寸硅中介层外，还有嵌入式硅桥和 RDL 中介层。Intel EMIB 是局部硅桥实例；TSMC CoWoS 家族则展示了硅、局部硅互连和 RDL 中介层等不同路径。

3. 3D 堆叠的优势与代价

垂直连接短，有利于提高带宽密度并降低每比特传输能耗，还能缩小封装面积。但上层 Die 的热需要穿过其他层或特殊散热结构，测试可达性、供电路径和应力也更复杂。

堆叠顺序不是纯布局问题：高功耗 Die、温度敏感 Die 和存储器的位置会共同决定热热点与可靠性。

4. 选择架构时看什么

应比较带宽、延迟、功耗、互连密度、Die 尺寸、散热、测试、组装良率和供应链。中介层更大不一定更好，垂直堆叠更先进也不一定更适合所有产品。

总结

2.5D 通过中介层或桥把裸片横向靠近，3D 通过垂直堆叠把连接进一步缩短。技术名称只是入口，工程判断最终要落到互连、热、机械、测试和成本路径上。

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先进封装技术（一）：从传统封装到 Chiplet

Tue, 04 Aug 2026 10:00:00 +0800

传统封装主要承担保护裸片、引出电气连接、供电和散热。进入先进封装阶段，封装开始参与系统架构：多个裸片在同一封装内通过高密度互连协同工作，接近一个完整系统。

1. 为什么不一直做更大的单片

单片 SoC 连接短、设计一致，但面积增大会降低单片可制造数量，也提高缺陷命中的机会。不同功能对制程需求不同：计算逻辑需要先进节点，模拟、I/O 和部分缓存未必需要。把所有功能放在同一节点，可能既昂贵又不灵活。

Chiplet 将系统拆成可组合的裸片，各模块可以选择合适工艺并复用已有 IP。它还能突破单个光刻曝光场限制，支持更大的系统级硅面积。

2. Chiplet 不只是“切小芯片”

拆分后，原本片上连接变成 Die-to-Die 连接，需要额外的 PHY、协议、时钟、供电与测试策略。互连带宽、延迟、能耗和边缘面积都会影响收益。不同供应商裸片还涉及接口互操作、已知良品和责任边界。

因此 Chiplet 是架构、设计、封装、测试和供应链的共同选择，而不是单纯封装工艺升级。

3. 异构集成带来什么

逻辑、HBM、I/O、射频、光子或专用加速器可以采用不同节点与材料，再通过 2.5D 或 3D 集成。Intel 的 EMIB、Foveros 以及 TSMC 的 CoWoS、InFO、SoIC 是不同实现实例，不能只凭商业名称判断内部结构。

4. 新的良率与成本问题

小裸片自身良率可能更高，但封装总良率取决于每颗 Die、互连和组装步骤。若昂贵裸片在最后一步因另一颗 Die 失效而报废，损失反而更大。Known Good Die、分阶段测试和可返修性成为关键。

5. 封装成为共同设计对象

先进封装必须联合评估信号完整性、电源完整性、热、机械应力、翘曲和可靠性。芯片布局会改变散热路径，封装材料又会通过应力影响晶体管与互连。

总结

Chiplet 的价值是用封装互连换取制程选择、IP 复用和系统扩展性。它没有消除复杂度，而是把复杂度从单片设计重新分配到接口、组装、测试和系统协同中。

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工艺控制与良率工程（十）：AI 在良率分析中的应用边界

Fri, 31 Jul 2026 10:00:00 +0800

AI 可以从高维传感器、图像和制造谱系中寻找人难以手工编写的模式，但模型预测不是工艺因果，更不是自动处置授权。越靠近生产闭环，对数据、验证和失效保护的要求越高。

1. AI 适合解决什么

典型场景包括缺陷图像分类、Wafer Map 模式识别、设备异常检测、虚拟量测、良率预测和候选根因排序。共同特点是数据量大、模式复杂，且输出可以被后续工程流程验证。

2. 标签与数据漂移是主要瓶颈

失效标签通常稀缺且延迟，人工缺陷分类也会不一致。产品、Recipe、设备维护和检测版本持续变化，使训练分布与生产分布不同。随机拆分历史数据会夸大效果，验证应按时间、设备或产品留出。

3. 预测不能替代因果验证

模型可能发现某腔体与低良率相关，但原因也可能是该腔体专门处理高难度产品。特征重要性解释模型行为，不等于证明物理根因。候选结论仍需谱系分析、机理判断和受控实验。

4. 从辅助决策逐步走向闭环

较安全的落地顺序是离线分析、影子运行、工程师确认、有限自动化，最后才考虑闭环控制。每一步都要定义误报、漏报、响应时间和回退条件。

高风险动作应设置参数边界、置信度门槛和人工审批。模型服务不可用时，设备必须回到经过验证的基线策略。

5. 可追溯与持续监控

保存训练数据版本、特征定义、模型、阈值和每次推理上下文；监控输入漂移、性能退化和不同产品群体的偏差。重新训练不是自动变好，新模型必须经过独立验证和受控发布。

6. 数据质量决定能力上限

时间戳错误、坐标不一致、缺失维护记录和标签污染，无法靠更复杂模型消除。先建立稳定的数据契约与质量标记，往往比更换算法带来更大收益。

总结

AI 最适合作为放大工程判断的工具：从海量数据中生成高价值线索、提高分类效率并提前预警。它不能跳过测量可信度、因果验证和生产安全。本系列最终落点仍是同一个闭环——可信数据、明确动作和可验证结果。

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工艺控制与良率工程（九）：检测数据如何影响良率

Wed, 29 Jul 2026 10:00:00 +0800

检测设备发现的是信号，良率关心的是最终可用 Die。二者之间隔着缺陷分类、工艺层、器件敏感区域和后续修复能力，因此“缺陷数下降”不必然等于“良率提高”。

1. 缺陷、杀伤性缺陷与失效

同一尺寸的缺陷落在关键图形与空白区，影响可能完全不同；某些缺陷会被后续工艺覆盖，另一些则传播成开路或短路。需要把位置、尺寸、类型和设计上下文结合，估计 Kill Probability。

2. 建立坐标与身份关联

检测坐标、Die Map 和电测 Bin 必须正确对齐，晶圆与工艺谱系也不能断链。SEMI E142 提供基板 Map 数据交换框架，但实际项目仍需验证坐标转换和 Die 身份。

3. 相关分析的常见陷阱

产品组合、层次成熟度和设备变化会同时影响缺陷与良率。只按周做相关系数可能得到伪关系。应在同质群组内比较，并考虑良率反馈延迟与重复测量。

检测灵敏度提高后，观测缺陷数可能上升而真实过程没有变差。模型必须包含检测 Recipe 和设备版本。

4. 检测数据怎样创造价值

早期发现异常可 Hold 受影响批次、阻止更多晶圆继续加工；空间签名可缩短根因定位；缺陷与电测关联可优化检测重点；长期趋势还能验证改善是否真正转化为良率。

价值评估应同时计算避免的损失、检测与复检成本、误报处置成本及发现延迟。

5. 用闭环结果校准策略

定期回看哪些缺陷最终导致失效、哪些报警没有产品影响，据此调整分类、采样和阈值。不能只用检测设备自身的“命中率”评价控制效果。

总结

检测数据影响良率的路径是“信号—缺陷—物理机制—器件失效—生产决策”。只有身份、坐标和时间链完整，并用下游结果持续校准，检测才从质量记录变成良率杠杆。

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工艺控制与良率工程（八）：从缺陷数据定位工艺根因

Mon, 27 Jul 2026 10:00:00 +0800

缺陷数据能缩小搜索范围，却不能自动给出根因。根因分析要把时间、空间、设备谱系和实验验证连接起来，从“同时发生”走向“改变它就能稳定改变结果”。

1. 先定义异常边界

确认异常从何时开始、影响哪些产品与层次、涉及哪些设备和腔体，未受影响的对照组同样重要。检测 Recipe 或分类模型变化必须先排除，否则可能只是观测系统变了。

2. 建立完整谱系

把晶圆路径、设备、腔体、Recipe、材料批次、操作和维护事件连成时间线。若异常只集中在某腔体维护后，优先级高于全厂共享因素；若跨设备出现在同一来料批次，则应转向上游。

3. 空间签名提供物理线索

Wafer Map 与腔体几何、扫描方向、机械手接触点和掩模版坐标对齐后，可能暴露设备签名。多个坐标系叠加前必须验证旋转、镜像和尺度。

相关模式只是候选机制。工程师还要判断它是否符合粒子传播、温度场、流场或工艺化学的物理逻辑。

4. 控制混杂因素

产品、设备和时间往往一起变化，简单相关分析容易把产品差异归因于设备。匹配对照、分层模型和 DOE 可帮助分离因素。NIST 将 DOE 定义为在数据采集阶段系统设计实验，以获得可辩护结论。

5. 根因必须经过干预验证

修复、部件替换、参数回调或受控实验后，异常应按预测方向变化，并在足够时间与样本上保持。一次恢复可能只是偶然回归均值。验证还要确认没有把问题转移到其他指标。

总结

定位根因是一条证据链：先确认异常真实，再用谱系和空间缩小范围，用物理机制解释，最后用干预证明。数据挖掘适合生成假设，工程实验负责淘汰假设。

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工艺控制与良率工程（七）：抽样策略与检测覆盖率

Sat, 25 Jul 2026 10:00:00 +0800

全检能获得更多信息，却消耗设备时间和数据处理能力；抽样提高吞吐量，却可能漏掉稀有或局部异常。好的策略不是固定抽几个点，而是围绕风险、空间和检出概率设计覆盖。

1. 先定义总体和目标

要估计的是批次均值、晶圆内均匀性、缺陷率，还是尽早发现异常？不同目标对应不同抽样。必须明确总体是 Die、测点、晶圆还是 Lot，以及抽样单位是否真正独立。

2. 随机、分层与系统抽样

简单随机抽样便于统计推断，却可能遗漏边缘等关键区域；分层抽样保证中心、边缘、设备和批次都有代表；规则网格覆盖空间均匀，但可能与周期性缺陷产生混叠。实际常组合使用固定哨兵点和随机点。

NIST 强调抽样设计既要考虑估计精度，也要避免系统偏差与混杂。增加相邻测点不一定等于增加独立信息。

3. 覆盖率不只是面积比例

检测覆盖包括晶圆比例、面积、工艺层、设备、时间和缺陷类型。某种光学条件覆盖全片，也可能对特定缺陷没有灵敏度。报告覆盖率时必须说明检测能力和检出限。

4. 风险驱动的自适应抽样

新产品、维护后设备、异常腔体和高价值层可提高采样；稳定过程可降低频率。触发条件、最大降采周期和恢复全采规则应预先定义，防止“长期稳定”成为永久少测的借口。

自适应策略会改变数据分布。分析时必须记录为何采样，否则异常时期的数据增多会造成总体缺陷率偏高的假象。

5. 用仿真评估漏检风险

可把历史空间模式注入不同抽样方案，估计发现概率和发现延迟。模型必须覆盖稀有、局部和系统性异常，而不能只测试均匀随机缺陷。

总结

抽样是在检测成本与逃逸风险之间分配资源。明确目标、保证代表性、记录选择机制并量化检出概率，才比“每片测九点”这类经验规则更可靠。

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工艺控制与良率工程（六）：缺陷分类与 Pareto 分析

Thu, 23 Jul 2026 10:00:00 +0800

一张缺陷图告诉我们“在哪里”，缺陷分类则尝试回答“是什么”。Pareto 分析按照数量或影响排序，让有限工程资源优先处理主要矛盾，但它的可靠性取决于分类口径和分母。

1. 分类体系要服务行动

分类可以按形貌、材料、来源或失效影响组织。类别太宽无法指导处置，太细则标注不一致、样本稀疏。实用体系通常保留层级结构和 Unknown，并给出清晰定义与典型样本。

自动分类模型输出概率，不应把低置信度结果硬塞进类别。人工复核、模型版本和类别变更都要保留。

2. Pareto 的分母必须一致

按缺陷数排序适合看工作量，按受影响晶圆数能降低单片爆发的支配，按预计良率损失或经济风险排序更接近业务价值。不同口径会得到不同优先级，图表必须明确分母和时间窗口。

检测 Recipe、灵敏度和采样率变化会改变观察到的数量。未经归一化，不应直接比较前后 Pareto。

3. 80/20 不是定律

Pareto 图是一种排序工具，不保证前 20% 类别必然造成 80% 损失。长尾中的低频致命缺陷可能比高频外观缺陷更重要，因此还需叠加严重度与逃逸风险。

4. 分层后再合并

产品、层次、设备和工艺窗口不同，合并统计可能掩盖局部问题。先在同质上下文内分析，再寻找跨上下文共性，通常更容易形成可验证假设。

5. 闭环验证改善

改善前记录稳定基线，实施后观察缺陷率、分类构成和下游良率，并确认检测能力没有降低。类别数量下降也可能只是阈值或分类模型变化。

总结

缺陷分类把信号转成工程语言，Pareto 把语言转成优先级。只有分类稳定、统计口径透明并与严重度结合，排序才能真正指导改善。

参考资料

NIST/SEMATECH Engineering Statistics Handbook

工艺控制与良率工程（五）：Wafer Map 与空间分布分析

Tue, 21 Jul 2026 10:00:00 +0800

Wafer Map 把缺陷、量测或电测结果放回晶圆坐标。相同数量的坏点若呈现中心、边缘、环状、条纹或局部簇状分布，所指向的工艺机制完全不同。

1. 坐标一致是分析前提

必须明确晶圆缺口方向、原点、X/Y 方向、Die 行列和旋转镜像。检测设备坐标、探针台坐标和封装坐标可能不同，直接叠图会制造不存在的空间关系。

SEMI E142 定义用于报告、存储和传输晶圆等基板 Map 数据的数据项。项目仍需固定所采用版本和坐标转换规则。

2. 常见空间模式

中心或边缘偏差可能与旋涂、温度和腔体均匀性有关；环状模式可能对应径向工艺分布；直线或重复弧线可能来自扫描、搬运或设备运动；局部簇状缺陷可能指向颗粒事件。模式只是线索，不能单凭形状断定根因。

3. 先校正机会面积

晶圆边缘 Die 不完整，不同区域被检测的有效面积也可能不同。比较缺陷密度时要使用实际机会数或面积，避免把采样差异误认为空间异常。

邻域统计、径向剖面、角向分布和空间聚类可把“看起来像”变成量化证据，但阈值应使用独立数据验证。

4. 跨层与跨批次叠加

若同一坐标在多层反复异常，可能是前序结构传播；若同一腔体处理的多片晶圆出现相似模式，则更像设备签名。叠加前要确认坐标、Die 版图、检测覆盖和时间窗口一致。

5. 可视化不能取代统计

颜色范围、平滑和插值会显著改变视觉印象。图中应保留缺失点、采样位置、单位和色标，并同时报告样本量与基线。

总结

Wafer Map 的价值在于把质量问题与设备几何、工艺流场和物料路径连接起来。坐标可信、机会面积一致和跨批次验证，是从漂亮热图走向可靠结论的关键。

参考资料

工艺控制与良率工程（四）：FDC 故障检测与分类

Sun, 19 Jul 2026 10:00:00 +0800

FDC（Fault Detection and Classification）利用设备运行数据识别异常，并把异常归入可行动的故障类别。它不是等设备硬故障报警，而是在温度、压力、流量、功率和动作时间的细微变化中寻找过程偏离。

1. 先把数据对齐到工艺阶段

同一传感器在抽气、稳定、加工和清腔阶段的正常范围不同。FDC 首先要依据事件或状态对波形分段，再提取均值、斜率、峰值、积分、稳定时间和频域特征。

时间戳、采样率和缺失值必须受控。错误对齐会让正常切换看似异常，重采样也可能抹掉短暂尖峰。

2. 检测与分类是两个问题

检测回答“是否偏离正常”，可使用规则、单变量阈值、多变量距离或模型残差；分类回答“更像哪类已知故障”，需要有质量的标签和故障知识。系统也必须保留 Unknown，而不是强迫所有异常进入已知类别。

3. Context 决定基线

产品、Recipe、腔体、步骤和维护状态都会改变正常分布。一个全局模型通常产生大量误报。过度细分又会让每个模型样本不足，因此需要在物理相似性与数据量之间取平衡。

4. 从告警到处置

FDC 告警要包含异常变量、阶段、严重度和证据，并关联受影响晶圆。轻微偏离可追加量测，严重异常可中止、Hold Lot 或转维护。自动处置必须经过风险验证。

模型上线后要监控数据漂移、报警率、确认率和漏检案例。维护或传感器更换可能改变基线，应触发重新验证。

5. 避免数据泄漏

训练与验证若随机拆分相邻批次，模型可能记住时间与产品组合而非故障机制。应按时间、设备或批次进行更严格的留出，并用后来发生的数据验证。

总结

FDC 的工程难点不只是算法，而是阶段对齐、上下文、标签和反应流程。能发现异常却不能解释证据、定位晶圆或指导处置的模型，难以成为生产控制的一部分。

参考资料

工艺控制与良率工程（三）：APC 高级过程控制

Fri, 17 Jul 2026 10:00:00 +0800

SPC 发现过程变了，APC（Advanced Process Control）则尝试主动调节过程。半导体制造中常见的 Run-to-Run 控制会根据上一批或上一片的量测结果，修正下一次 Recipe 设定。

1. 前馈、反馈与 Run-to-Run

前馈利用来料状态提前补偿，例如根据入站膜厚调整刻蚀时间；反馈根据出站结果修正下一次运行；Run-to-Run 说明调节发生在离散生产批次之间，而非高速连续伺服。

控制对象、可操纵参数和质量输出必须有可解释关系。相关性强不等于适合控制，参数还要具有足够作用量且不会破坏其他指标。

2. 模型与估计器

简单控制可使用线性模型和指数加权更新，复杂工艺可能按产品、设备或腔体建立分层模型。模型要说明有效范围、训练数据与更新时间，严禁在缺乏覆盖的区域盲目外推。

量测存在延迟与噪声。控制器若把每次噪声都当成漂移追赶，会产生振荡；平滑过强又会响应迟钝。

3. 约束比最优值更重要

APC 输出必须经过上下限、最大步长、变化率和参数组合校验。模型置信度不足、量测过期或设备维护后，应冻结、降级到基准 Recipe 或请求人工确认。

设备和腔体切换会改变模型上下文。控制状态必须跟随正确的产品、层次和工具族，避免把一台腔体的补偿错误应用到另一台。

4. 怎样验证 APC

离线回放只能说明历史上可能有效，在线部署还要分阶段观察稳定性、超调、收敛速度和副作用。A/B 或 DOE 设计需避免产品组合、设备状态等混杂因素。

每次自动调整都应记录输入、模型版本、计算结果、约束裁剪和最终下发值，以便审计与复现。

总结

APC 把量测结果转化为下一次工艺动作。它的价值来自及时反馈，也带来闭环风险；模型、约束、上下文和失效回退必须作为一个整体设计。

参考资料

工艺控制与良率工程（二）：SPC 统计过程控制

Wed, 15 Jul 2026 10:00:00 +0800

SPC 的核心不是“超线报警”，而是区分过程固有的普通波动与可定位的特殊原因波动。控制图把当前数据与稳定时期的统计行为比较，从而尽早提示过程发生变化。

1. 控制界限不是规格界限

控制图通常包含中心线、上控制限和下控制限。它们由受控过程数据估计，描述过程自然波动；规格限来自设计或客户要求。用规格限代替控制限，会错过尚未越规的漂移。

建立基线前要剔除已知特殊原因并确认量测系统可信。把异常时期混入基线，会人为放宽控制限。

2. 怎样选择控制图

连续测量数据可根据子组结构选择均值—极差、均值—标准差或单值—移动极差图；缺陷数、缺陷率等属性数据需要匹配计数分布和样本量。多个相关指标可考虑多变量方法，但解释和维护成本更高。

数据若存在自相关、批次结构或不等样本量，经典假设可能不成立。不能把每个时间点都当作独立同分布样本。

3. 报警规则与误报

除单点越界外，连续偏向一侧、持续趋势和周期模式也可能提示异常。规则越多越敏感，同时也提高误报概率。规则应围绕工艺风险设计，并用历史数据验证。

报警必须绑定反应计划：核对量测、检查最近维护与 Recipe、Hold 受影响范围、确认根因后再恢复。没有行动的报警只会培养忽略习惯。

4. 过程能力的前提

Cp、Cpk 等能力指数用过程分布与规格宽度比较，但前提是过程稳定、分布假设合理且量测误差受控。对不稳定过程计算一个漂亮的 Cpk，没有预测意义。

5. 分层避免辛普森悖论

设备、腔体、产品和层次混在一张图中，群体差异可能制造假趋势或掩盖真实问题。应先按物理机制合理分层，再决定哪些层可共享基线。

总结

SPC 是一种持续学习过程行为的方法。控制界限、抽样、分层与反应计划必须共同成立；控制图不是判责工具，而是触发工程调查的信号。

参考资料

工艺控制与良率工程（一）：为什么晶圆制造离不开过程控制

Mon, 13 Jul 2026 10:00:00 +0800

晶圆制造包含数百乃至更多相互依赖的步骤。设备即使每次都在规格内，微小漂移仍可能沿流程累积，最后表现为电性失效或良率下降。过程控制的任务，是尽早发现变化、判断风险并把工艺拉回稳定区域。

1. 从规格合格到过程稳定

规格回答产品能否接受，控制界限回答过程是否发生了统计变化。一个测量值仍在规格内，却可能已经偏离长期基线；反过来，过程稳定也不保证它有能力满足规格。稳定性与能力必须分开评价。

2. 三类反馈信号

过程控制常综合三类数据：设备传感器记录温度、压力和功率等状态；量测数据描述 CD、膜厚和 Overlay 等输出；检测数据描述缺陷位置、类型和数量。电性测试和良率则更接近最终结果，但反馈更晚。

反馈越早，处置成本通常越低；越接近最终产品，因果链越长。因此不能只等终测失效，也不能只看设备参数正常。

3. 控制闭环怎样形成

完整闭环包括设定目标、测量、判断、处置和验证。SPC 监控过程是否异常，APC 根据模型调整 Recipe，FDC 从高频设备数据识别故障，工程分析则处理跨设备、跨层次的复杂根因。

自动动作必须规定权限、幅度、失效回退和审计。测量异常、模型过期或通信中断时，系统应进入受控状态，而不是继续基于坏数据调节。

4. 数据上下文比数据量更重要

每条数据都应关联晶圆、批次、工艺层、设备、腔体、Recipe、时间和维护状态。缺少上下文的温度曲线无法与良率关联，坐标系不一致的缺陷图也无法叠加。

5. 控制计划连接技术与生产

控制计划要明确关键参数、测量点、频率、规则、责任人和反应流程。触发信号后，是暂停设备、Hold Lot、追加量测还是继续观察，必须事先定义并通过风险评估。

总结

过程控制不是多画几张图，而是用及时、可信的数据缩短从异常到处置的距离。它把设备状态、量测、缺陷和良率连接成闭环，让制造从事后筛选走向过程预防。

参考资料

NIST/SEMATECH Engineering Statistics Handbook

半导体设备软件（十）：仿真、单元测试与 Hardware-in-the-Loop

Thu, 09 Jul 2026 10:00:00 +0800

设备软件测试的困难，是许多缺陷只有机械、传感器和时序共同参与时才出现，而真机昂贵、危险且数量有限。有效策略不是在单元测试与整机测试之间二选一，而是建立从模型到真实硬件的分层验证体系。

1. 测试金字塔要适合设备软件

底层单元测试验证坐标转换、Recipe 校验、状态转换和数据算法；组件测试验证模块控制器与模拟驱动；集成测试连接真实中间件或部分硬件；Hardware-in-the-Loop（HIL）让真实控制软件面对仿真的被控对象或真实控制器；最终再用真机验证物理性能。

越靠下运行越快、故障越容易定位；越靠上保真度越高、成本也越高。不能用少量真机回归替代大量确定性测试。

2. 好的仿真必须模拟失败和时间

“调用即成功”的 Mock 只能验证正常代码路径。设备仿真应包含动作时长、传感器变化、限位、噪声、通信延迟、卡死和断连，并允许测试精确注入故障。

虚拟时钟能快速推进超时和重试场景，避免测试真的等待几分钟。随机故障要记录种子，保证失败可复现。

3. HIL 补上接口与时序缺口

HIL 可连接真实 PLC、运动控制器、I/O 或通信网关，验证电气信号、协议和控制周期。它适合测试急停之外的联锁逻辑、I/O 极性、状态时序和恢复，但不能证明真实机械碰撞距离、振动或热性能。

安全功能仍需按风险采用专门验证，不应因为仿真通过就跳过现场测试。

4. 用契约和回放保护边界

驱动接口、SECS/GEM 消息和数据文件可以做契约测试，保证升级后字段与语义兼容。生产现场采集的脱敏事件序列和原始图像可用于回放，重现罕见问题并形成回归用例。

回放要保留软件、Recipe、校准和时间上下文，否则只能复现数据，不能复现行为。

5. 验证最终状态而不是调用次数

设备测试应断言晶圆位置、资源占用、数据唯一性、报警状态和恢复结果。某个方法被调用一次并不能证明物理流程正确。故障注入后还应检查系统没有悄悄继续、重复加工或遗留锁。

总结

可测试性必须在架构阶段设计：稳定的硬件抽象、显式状态机、可控时间和故障注入点，决定了设备能否在没有真机时被充分验证。本系列从架构走到 HIL，核心始终相同——让软件对物理状态的承诺可定义、可追溯、可证明。

参考资料

半导体设备软件（九）：设备自动化与晶圆厂集成

Tue, 07 Jul 2026 10:00:00 +0800

单机自动运行与接入晶圆厂是两件事。晶圆厂需要设备与 MES、物料搬运、Recipe 管理和工程数据系统协同，并确保 Carrier、晶圆、任务和结果在各系统中指向同一事实。

1. 从 GEM 到 GEM300

300 mm 自动化常使用 GEM300 标准族。SEMI 官方教程列出的核心能力包括：E40 Processing Management、E87 Carrier Management、E90 Substrate Tracking 和 E94 Control Job Management。它们分别管理加工条件、载具、晶圆位置和载具级任务。

标准提供共同模型，客户仍会有设备接口规范、ID 命名和场景约束。开发时应维护“标准要求—客户要求—设备实现”的可追踪矩阵。

2. 物料身份必须闭环

Carrier 到达 Load Port 后，要完成端口关联、Carrier ID 与槽位图验证；晶圆进入设备后，每次交接都更新位置；任务结束后，结果再关联回正确晶圆。传感器读数、Host 信息与本地状态冲突时，设备应停在可确认状态，而不是猜测。

E87、E90 和 E94 的价值，就在于把这些生命周期拆开并建立协作关系。

3. 自动化接口不是单向遥控器

Host 下发任务，设备仍负责能力校验和安全执行；设备上报事件，Host 根据工厂上下文作出调度。双方都要处理断线、重复消息和状态恢复。命令应带唯一业务标识，结果提交应具备幂等性。

本地模式与远程模式的权限边界必须明确，维护人员切换模式时还要避免在途任务失去所有者。

4. 控制流与高频数据流分离

SECS/GEM 适合控制、状态与事件，高频、大体量设备数据可通过 EDA/Interface A 提供。SEMI 将 EDA 描述为一组面向高性能数据采集的标准；它补充数据访问能力，并不自动替代设备控制接口。

数据发布不能抢占控制资源。需要限制订阅、定义数据质量、统一设备模型，并让采集故障不会阻塞本地生产。

5. 集成测试以场景为单位

除了消息一致性，还要验证 Carrier 错配、槽位图变化、任务取消、Host 断线、设备重启和结果重传。测试环境应能模拟 MES/Host，并核对最终物料位置和双方状态，而不只是收到预期回复。

总结

晶圆厂集成的核心是跨系统身份、状态和事务一致。GEM300 提供共同语言，设备仍需把物理事实可靠地映射到自动化模型，并通过故障场景证明不会错片、漏报或重复加工。

参考资料

半导体设备软件（八）：SECS/GEM 通信基础

Sun, 05 Jul 2026 10:00:00 +0800

SECS/GEM 经常被当作一个协议名，实际是分层标准体系。理解每层解决什么问题，比背诵消息编号更重要。标准正文持续修订，项目实现应以客户指定版本和正式授权文本为准。

1. 三个关键层次

SEMI E5（SECS-II） 定义消息内容、数据类型以及 Stream/Function 组织；
SEMI E37（HSMS） 定义通过 TCP/IP 传输 SECS-II 消息的方式；
SEMI E30（GEM） 在消息之上定义设备通信与控制行为模型。

因此，连接成功只证明传输层可用，不代表 GEM 行为符合约定；能解析 SxFy，也不代表状态模型、事件和报警已经正确实现。

2. Primary、Secondary 与事务

SECS-II 消息用 Stream 和 Function 标识。Primary 消息可要求 Secondary 回复，系统字用于关联事务。实现必须处理超时、重复、乱序和连接中断，并限制并发未完成事务数量。

设备主动上报与 Host 请求是两个方向。网络线程不应直接执行耗时物理动作，而应把远程命令交给设备状态机，再以明确结果回复。

3. GEM 把设备能力暴露给 Host

典型能力包括通信状态、在线/离线、远程/本地控制、状态变量、设备常量、数据采集事件、报警、远程命令和 Recipe 管理。事件报告通常由 CEID、报告和变量链接组成，Host 可配置需要的数据。

这些标识符是接口契约。修改 VID、CEID、ALID 或字段类型会影响工厂集成，需要版本与兼容性管理。

4. 状态一致性比消息成功更重要

Host 发出 Start 后，设备接受消息并不等于工艺已经开始。回复应区分协议接受、业务接受与后续执行事件。断线期间设备是否继续加工、恢复连接后怎样补报，也要在接口规格中定义。

心跳、重连和超时不能绕过本地联锁。SECS/GEM 是自动化接口，不是安全控制通道。

5. 文档和测试同样重要

设备应提供消息、变量、事件、报警和远程命令字典，并说明状态条件与示例时序。SEMI E172 定义了 SECS Equipment Data Dictionary 的机器可读描述方向，可用于提升接口文档一致性。

总结

SECS-II 解决消息内容，HSMS 解决网络传输，GEM 解决设备行为。把三层分开设计与测试，才能定位“连不上、消息不对、行为不符”分别属于哪类问题。

参考资料

半导体设备软件（七）：日志、报警与可观测性

Fri, 03 Jul 2026 10:00:00 +0800

设备停机时，工程师最不希望看到的报警是“Operation Failed”。可观测性的目标不是生成更多日志，而是让人能够从外部数据推断内部状态，重建某片晶圆、某次动作和某个故障的完整过程。

1. 日志记录事件，指标描述趋势

结构化日志适合回答发生了什么，指标适合观察频率、延迟和资源变化，追踪则把跨模块调用串成一次事务。三者应共享时间、设备、模块、任务、Carrier、槽位和晶圆等关联字段。

时钟不同步会破坏因果关系。设备、PLC、相机和外部服务需要统一时间源，同时记录单调时钟耗时，避免系统时间校正造成负耗时。

2. 报警必须可操作

报警应说明对象、现象、严重度、触发条件和建议动作，并区分当前活动、已确认和已恢复。一次根因可能派生多个症状，系统应抑制告警风暴，但不能丢失原始事件。

报警码要稳定，不随文案翻译变化。修改阈值和定义属于受控变更，否则长期统计失去可比性。

3. 日志不能改变控制结果

日志写盘、上传和压缩应有隔离与背压，磁盘满时优先保护控制与关键审计数据。异步日志队列同样要有上限和丢弃策略；安全、状态转换与产品追溯信息不能静默丢失。

日志中还要避免写入口令、密钥和不必要的客户数据，并建立访问权限、保留期限与完整性保护。

4. 建立设备健康视图

有价值的指标包括状态时间、循环时间、重试率、队列深度、真空抽气曲线、位置稳定时间和算法延迟。阈值之外还应关注相对基线的缓慢漂移，这往往能在硬故障前暴露问题。

指标必须有口径：开始和结束事件、排除时间、聚合窗口和单位都要固定，才能跨版本、跨设备比较。

5. 从报警到证据包

严重故障发生时，可自动冻结前后窗口的关键日志、趋势、配置和软件版本，形成诊断包。这样既减少远程来回取数，也避免后续运行覆盖现场。

总结

设备可观测性是一条从物理事件到工程判断的证据链。关联上下文、统一时间、稳定报警语义和受控数据保留，比无差别增加日志级别更有价值。

参考资料

半导体设备软件（六）：实时性、并发与异常恢复

Wed, 01 Jul 2026 10:00:00 +0800

设备软件所说的实时，不是单纯“平均很快”，而是在规定截止时间内给出可预测响应。毫秒级运动触发、秒级模块动作和分钟级 Recipe 任务的时间尺度不同，必须采用不同控制策略。

1. 先给实时性分级

安全急停和高速伺服通常由专用硬件、驱动器或实时控制器负责；上位机适合流程协调、界面和数据处理。把所有控制都塞进通用操作系统进程，容易受垃圾回收、调度和 I/O 抖动影响。

需求应写成最大延迟、抖动和超时后的安全行为，而不是“尽快”。只有定义截止时间，才能决定功能应放在哪一层。

2. 并发围绕资源组织

线程多不等于吞吐高。相机、机械手、腔体和数据库都有容量与互斥约束。推荐用消息、任务队列或 Actor 式所有权，让一个状态由一个明确主体修改，减少共享可变状态。

无法避免锁时，要固定加锁顺序、缩短临界区，并把外部 I/O 移出锁。超时不能直接释放仍在被硬件使用的资源。

3. 超时只是“我不再等了”

网络请求超时后，对方可能已经执行；运动等待超时后，轴也可能仍在移动。调用方必须通过查询、幂等键或事务状态消除不确定性，不能立刻重发物理动作。

重试适合短暂通信故障，不适合所有失败。限位、校验不通过和安全联锁属于确定性错误，盲目重试只会延迟诊断。

4. 恢复从检查点开始

任务应在晶圆交接、工艺开始和结果提交等关键点持久化状态。崩溃后先盘点硬件与晶圆，再将持久状态和现场事实对账。无法确认是否加工过的晶圆要进入隔离流程。

恢复策略通常分为自动重试、受控回退、人工确认和报废/隔离。选择依据是动作可逆性、重复执行风险与产品价值。

5. 用故障注入验证

拔网线、延迟响应、丢帧、重启进程和模拟传感器异常，比只跑正常用例更能发现竞态。测试要检查最终物理状态、数据唯一性和恢复时间，而不只看程序有没有抛异常。

总结

实时性保证截止时间，并发提升资源利用率，恢复处理不可避免的不确定性。三者需要统一的状态、资源和幂等语义，否则“异步化”只会让错误更难复现。

参考资料

SEMI：GEM300 Tutorial Overview

半导体设备软件（五）：图像采集与数据处理流水线

Mon, 29 Jun 2026 10:00:00 +0800

图像型设备的吞吐量往往受整条数据链限制：硬件触发、曝光、传输、校正、算法、存储和结果上报缺一不可。只优化算法耗时，可能只是把瓶颈移到内存或磁盘。

1. 用数据流描述系统

一次采集应绑定触发序号、时间戳、平台位置、晶圆坐标、曝光参数和 Recipe 快照。帧先经过完整性检查，再做暗场、平场和几何校正，随后进入检测或量测算法，最终生成结果与质量标记。

每个阶段输入输出要有明确所有权。缓冲区被相机驱动复用后仍由算法读取，是高并发采集中常见且隐蔽的错误。

2. 流水化与背压

采集、处理和写盘可以并行，但下游速度低于上游时，队列一定会增长。系统必须设定有界缓冲，并选择减速采集、暂停任务、降级存储或安全失败。对生产数据，静默丢帧通常不可接受。

队列长度、阶段延迟和丢弃计数应成为运行指标。平均吞吐足够并不代表没有瞬时拥塞，P95、P99 延迟和最大在途数据更能暴露风险。

3. 内存与数据搬运

高分辨率图像会迅速消耗内存带宽。缓冲池、零拷贝和批处理可以降低分配与复制，但会增加生命周期复杂度。优化前应测量 CPU、GPU、PCIe、内存和磁盘各段利用率。

GPU 异步执行后，调用返回不代表计算完成；设备同步点和错误传播必须纳入任务状态，避免结果尚未就绪便释放缓冲区。

4. 确定性与可复现

算法版本、模型、参数、校正文件和运行硬件都可能影响结果。关键流程应保存足够元数据，允许用原始数据离线重放。若算法含并行归约或随机过程，还要明确容差和随机种子策略。

5. 数据保存不是越多越好

原图、缩略图、中间特征和最终结果应按诊断价值、合规与存储成本分级。保留策略要处理容量告警和安全清理，不能让磁盘满导致控制程序失效。生产结果写入要有原子性和校验，避免半文件被当作有效数据。

总结

图像流水线的核心是有界、可追溯的数据流。通过硬件触发对齐物理事件，以背压保护系统，以元数据保证复现，才能让高吞吐和结果可信度同时成立。

参考资料

半导体设备软件（四）：运动控制与硬件抽象

Sat, 27 Jun 2026 10:00:00 +0800

运动控制软件不能只是对厂商 SDK 的薄封装。上层需要的是“平台移动到晶圆坐标并稳定”，而 SDK 提供的往往是脉冲、编码器计数和轴号。硬件抽象层负责在两者之间建立稳定、可测试的语义。

1. 抽象轴的能力而不是品牌

通用轴接口通常包含使能、回零、绝对与相对运动、停止、状态和故障复位，但不能用最小公分母抹掉差异。扫描触发、龙门同步和位置比较等能力应通过可发现的能力接口表达。

配置中要明确单位、正方向、软限位、速度和坐标系。禁止让上层猜测某个数值是毫米、微米还是编码器计数。

2. 命令完成不等于运动完成

异步接口至少要区分已接受、运动中、进入位置窗口和稳定完成。超时后也不能假设轴已经停止，必须查询真实状态并决定受控停止还是等待。

取消请求要定义减速停止、立即停止或在扫描段结束停止。不同动作的物理后果不同，不能只暴露一个通用 Cancel。

3. 坐标变换要集中管理

电机坐标、平台坐标、相机坐标与晶圆坐标之间存在旋转、缩放、偏移和补偿地图。变换链应版本化，并保留正反向验证。业务代码随处加偏移量，会让校准和故障定位失控。

4. 联锁必须靠近硬件

软件软限位提升可用性，但不能替代硬限位、驱动保护和安全回路。门禁打开、真空吸附丢失或碰撞传感器触发时，停止路径应尽量少依赖上层进程和网络。

硬件抽象层要统一故障分类，同时保留原始厂商错误码和诊断数据。过度翻译成“运动失败”会丢掉最有价值的信息。

5. 仿真接口从一开始就设计

同一接口应支持真实驱动和行为仿真。仿真不仅立即返回成功，还要模拟时间、限位、跟随误差和断连。这样上层状态机可以在没有硬件时验证失败路径。

总结

好的硬件抽象不是隐藏所有细节，而是稳定业务语义、显式暴露能力与失败，并把单位、坐标和完成条件统一起来。它让硬件替换可控，也为仿真和自动化测试建立入口。

参考资料

ASML：Mechanics and mechatronics

半导体设备软件（三）：Recipe 配方管理与版本控制

Thu, 25 Jun 2026 10:00:00 +0800

Recipe 是把工艺意图交给设备执行的受控数据。它可能包含腔体选择、运动位置、光学条件、算法阈值和采样策略。若把 Recipe 当作任意可编辑的配置文件，设备就难以证明“当时到底执行了什么”。

1. Recipe、设备常数与校准参数

Recipe 描述批次或产品怎样运行；设备常数描述硬件安装和能力边界；校准参数描述测量系统当前的补偿关系。三者生命周期与修改权限不同，不应混在同一文件中。

Recipe 参数还应分为用户参数、工程参数和派生参数。用户选择扫描间距后，软件可计算轨迹点数，但应保存输入与最终展开结果，以便追溯。

2. 校验不能只检查数据类型

参数范围、单位、枚举和必填项属于语法校验；轴位置是否可达、光源功率与曝光是否兼容、指定腔体是否具备能力，则属于语义校验。跨参数规则应在下载或执行前完成，而不是运行到一半才失败。

设备升级后，旧 Recipe 可能不再兼容。应使用明确的 Schema 版本、迁移工具和兼容性策略，禁止在加载时静默改变含义。

3. 生命周期必须受控

一个实用流程包含草稿、评审、批准、发布、停用和归档。生产版本发布后应不可原地修改；任何变化生成新版本，并记录修改人、原因、时间和差异。

Host 下载 Recipe 时还要验证名称、版本、校验和及权限。设备本地同名内容与 Host 不一致时，应拒绝或按明确策略处理，不能凭“最后写入者获胜”。

4. 执行快照比文件名更可信

任务开始时应冻结 Recipe 快照，并关联设备常数、校准版本、软件和算法版本。运行期间有人发布新 Recipe，不应改变已经在途的晶圆。

结果记录保存快照标识和关键展开参数。这样出现偏差时，才能区分 Recipe 变化、设备漂移和算法升级。

5. 安全地管理敏感参数

参数编辑要有最小权限、审计和双人复核机制；危险值同时受硬件能力与安全联锁约束。Recipe 不是绕过联锁的授权。导入文件还需防范格式攻击、路径注入和超大数据。

总结

Recipe 管理本质是制造配置管理。可靠系统保证内容合法、版本唯一、执行时冻结、结果可追溯，并让设备和 Host 对“哪一版在生产”形成一致认识。

参考资料

SEMI：GEM300 Tutorial Overview（E40 Processing Management）

半导体设备软件（二）：设备状态机与任务调度

Tue, 23 Jun 2026 10:00:00 +0800

设备控制最怕“流程散落在按钮事件和回调里”。正常路径或许能跑，一遇超时、暂停和恢复便出现重复动作。状态机明确系统现在是什么，调度器则决定下一步允许做什么。

1. 状态、事件、守卫与动作

状态机由当前状态、触发事件、转换条件和动作组成。例如机械手只有在已归零、无报警、目标端口可用且晶圆状态可信时，才能从 Idle 转入 Moving。守卫条件失败应留下明确原因，而不是静默无响应。

状态要表达业务语义，避免用几十个布尔值拼装现实。IsMoving=false 既可能是已到位，也可能是报警停机；二者显然不能执行相同后续动作。

2. 分层状态机避免“超级状态机”

整机、模块、任务和晶圆各有生命周期。整机可能处于 Productive，机械手处于 Idle，某片晶圆处于 Processing。把所有组合塞进一个状态机会产生状态爆炸。

更合理的方式是分层建模，并定义清晰的聚合规则：模块故障怎样提升为整机不可用，任务取消怎样传播到子动作，安全状态又怎样拥有最高优先级。

3. 调度本质是受约束的资源分配

多腔设备中，机械手、对准器、腔体和缓存位都是有限资源。调度器要满足晶圆工艺顺序、驻留时间、腔体能力、污染兼容性和互斥约束，再优化吞吐量。

锁资源时应规定全局顺序，或由集中式调度器一次分配，避免两个任务互相等待。资源占用还要带租约或恢复机制，防止进程异常后留下“幽灵锁”。

4. 暂停、取消和急停必须分开

暂停通常在安全点停止并保留继续条件；取消要终止任务并执行收尾；急停优先消除危险，可能来不及保持业务一致性。三者若共用一个布尔标志，恢复语义必然混乱。

动作要标识能否中断、能否重试以及是否幂等。晶圆加工完成后的消息重发可以幂等，物理加工本身通常不能简单重做。

5. 用事件日志重建过程

每次状态转换应记录旧状态、新状态、触发源、晶圆上下文和关联 ID。事件日志不是为了“多打日志”，而是让工程师能够回答某片晶圆为何走到这里。

总结

状态机提供确定性，调度器提供并发效率。先把状态、资源和失败语义建模清楚，再谈最优排程；否则提升的吞吐量会被死锁、恢复失败和误加工抵消。

参考资料

SEMI：GEM300 Tutorial Overview

半导体设备软件（一）：设备软件的整体架构

Sun, 21 Jun 2026 10:00:00 +0800

半导体设备软件处在物理世界与晶圆厂系统之间：向下驱动电机、阀、光源和传感器，向上执行 Recipe、生成结果并接受 Host 调度。它与普通信息系统最大的差异，是一次软件错误可能带来碰片、污染、错误加工或长时间停机。

1. 从职责而不是进程划分层次

一套常见架构可以分为六层：

设备与驱动层：封装运动卡、PLC、相机、温控器和 I/O；
硬件抽象层：提供稳定的轴、阀、传感器、腔体等领域接口；
模块控制层：实现 Load Port、机械手、平台、光学和真空模块行为；
任务编排层：管理晶圆路径、资源占用、并行和恢复；
应用与数据层：Recipe、算法、结果、校准及追溯；
交互与集成层：HMI、权限、报警、SECS/GEM 和工厂接口。

这是一种逻辑分层，不要求每层单独部署。关键是上层不绕过抽象层直接操作寄存器，下层也不偷偷决定业务流程。

2. 控制平面与数据平面

启动任务、暂停设备和执行联锁属于控制平面，要求确定的顺序和权限；图像、波形、遥测与结果属于数据平面，关注吞吐和完整性。二者共享时间与设备上下文，但不应让大量数据传输阻塞安全控制。

图像设备尤其要避免把原始数据都压在主控制进程内。采集、处理、存储可以流水化，但每份数据必须关联晶圆、槽位、Recipe、坐标和软件版本。

3. 状态是设备软件的核心资产

设备状态不仅存在内存里，也存在真实硬件中。软件重启后，数据库说晶圆在机械手上并不能证明它真的在那里。恢复时要通过传感器、模块询问和安全动作重建可信状态，并把“不确定”作为正式状态处理。

命令接口也应描述前置条件、完成条件、超时和取消语义。返回“调用成功”只能说明命令被接受，不能冒充物理动作已经完成。

4. 非功能需求决定架构是否可用

设备要同时满足安全、实时性、可用性、可诊断性、可升级性和数据完整性。将联锁只放在 HMI，或让网络故障拖垮本地控制，都是边界设计错误。关键安全链通常需要独立、失效安全的硬件或控制层保证。

版本管理要覆盖软件、固件、Recipe、算法模型、设备常数和校准文件。只记录应用版本，无法复现一次真实生产。

5. 架构评审要看失败路径

除了正常流程，还应追问：相机无图、轴未到位、数据库不可用、Host 断线、进程崩溃或断电时会怎样？哪些动作可重试，哪些必须人工确认？恢复后会不会重复加工或重复上报？

总结

设备软件架构的价值，是把变化快的硬件、严格的物理顺序和长期演进的工厂接口隔离开，同时保留可追溯的状态。好的分层不是图画得漂亮，而是故障发生时边界依然成立。

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半导体设备工程（十）：精度、速度和成本的系统权衡

Wed, 17 Jun 2026 10:00:00 +0800

设备开发中最危险的问题之一，是把每个指标都要求到最好。更高精度、更高速度、更低成本、更小占地和更高可靠性相互耦合，局部极致常常让整机更差。系统工程的任务，是把产品目标翻译成可验证的预算与边界。

1. 精度不是一个数字

精度预算应拆成定位、热漂移、振动、对焦、光学、传感器、算法和校准等来源，并区分系统偏差、随机波动与长期漂移。直接把各项最大误差相加通常过于保守，简单平方和又要求理解相关性，不能机械套公式。

预算的价值不只是计算总数，更在于明确每个团队负责什么、怎样测、超差后到哪里找原因。

2. 吞吐量来自整条时间链

单次曝光或扫描更快，不一定提高每小时晶圆数。搬运、对准、调焦、稳定、采集、计算、数据传输和异常重试都消耗时间。并行流水可以隐藏部分时间，却会增加资源竞争、状态复杂度和恢复难度。

优化前应画出晶圆与数据的时序，识别真正的关键路径。若计算是瓶颈，让平台运动再快只会增加等待和振动。

3. 灵敏度也有代价

更长曝光、更多采样和更高倍率可能提高弱缺陷信号，却降低吞吐量、缩小视场并增加数据量。阈值更敏感还会带来更多误报，最终把负担转移给复检和工程人员。

正确目标不是“发现所有异常”，而是在具体工艺层与风险下，以可接受的漏检、误报和成本提供有效决策。

4. 初始成本之外还有生命周期成本

高性能光学、隔振和温控会增加采购成本，但停机、耗材、能耗、备件、校准和维护工时也会长期累积。模块化设计可能略增接口成本，却能缩短维修和升级时间；过度定制则可能造成供应链和版本维护风险。

Make or Buy 的选择要比较核心差异化、集成难度、供应稳定性、知识产权和全生命周期支持，而不能只看单价。

5. 用场景驱动架构

研发设备、产线监控设备和全检设备的最优点不同。系统需求应明确样品类型、覆盖率、节拍、环境、维护窗口和判定风险，再建立精度、时间、热、振动、污染与数据预算。

架构评审可采用三步：先确认最关键的客户结果；再找出限制该结果的物理和流程瓶颈；最后用实验验证最敏感的假设。无法验证的漂亮指标，不应成为设计决策的基础。

6. 接受测试要复现真实工作

验收不能只挑最容易的标准片和最稳定的单点。应覆盖冷启动、热稳定、连续运行、不同 Recipe、维护恢复和边界样品，并明确统计方法。性能、吞吐量与可用性最好在同一代表性流程中观察，避免各自最优却无法同时成立。

总结

半导体设备工程没有脱离场景的“最高配置”。真正专业的设计，是在物理约束、生产价值和生命周期成本之间找到可解释、可验证的平衡点。至此，本系列从整机架构出发，依次讨论了运动、对焦、振动、热、真空、污染、成像与可靠性；这些系统最终都要在同一台设备上共同成立。

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半导体设备工程（九）：设备可靠性、维护与校准

Mon, 15 Jun 2026 10:00:00 +0800

设备能跑一次，只说明功能成立；设备能够长期、可预测地生产，才说明工程体系成立。可靠性、可维护性和校准共同决定设备性能能否跨越数月乃至整个生命周期。

1. 先统一“停机”的口径

SEMI E10 为半导体设备的可靠性、可用性、可维护性和利用率提供了统一术语，并通过设备状态区分生产、待机、工程、计划停机和非计划停机等时间。没有统一状态边界，不同团队计算出的可用率无法直接比较。

可靠性关注无故障运行能力，可维护性关注故障后恢复难度，可用性则同时受二者影响。MTBF 和 MTTR 有帮助，但必须说明故障定义、统计窗口与排除项。

2. 维护不是固定周期换件

预防性维护按时间或使用量执行；状态维护根据振动、温度、真空、光功率等趋势触发；预测性维护尝试估计剩余寿命。设备早期通常先用保守周期积累数据，再按失效机理优化。

维护周期过长会增加突发故障，过短则引入拆装污染、人工错误和不必要停机。每项 PM 都应对应明确风险、步骤、验收标准和回退方案。

3. 校准回答“测得准不准”

维护恢复功能，校准确立量值与基准的关系。位置、光功率、焦点、压力、温度和图像响应可能需要不同标准件、周期和溯源链。部件更换后，相关标定和设备匹配必须按影响范围重新执行。

校准通过并不代表所有生产 Recipe 都通过。还需要用参考晶圆、Golden Recipe 或控制图确认应用性能恢复，并保存校准前后数据。

4. 让故障可以被诊断

报警应包含发生时间、设备状态、关键上下文和明确含义，不能只给一个“动作失败”。事件日志、传感器趋势、软件版本、Recipe 和维护记录要能沿同一时间线关联。

故障模式与影响分析可以在设计阶段识别单点故障、检测手段和恢复策略。备用件管理也要关注交期、储存条件、版本兼容性和更换后的校准成本，而不只是库存数量。

5. 恢复能力也是可靠性

电压暂降、网络中断、真空异常或软件重启后，设备必须知道晶圆在哪里、动作是否完成以及数据是否已经提交。SEMI F47 等标准关注设备对电压暂降的抗扰能力，但完整恢复仍需要电气、机械和软件共同设计。

安全联锁不能为了提高可用率被绕过。正确做法是减少误触发、改善诊断和缩短安全恢复流程。

总结

可靠性工程不是统计几个指标，而是让失效可预防、可检测、可隔离、可恢复。统一状态口径、按风险维护、保持校准溯源，并把日志与配置纳入生命周期管理，才能把实验室性能变成生产能力。

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半导体设备工程（八）：光源、镜头、传感器与成像链路

Sat, 13 Jun 2026 10:00:00 +0800

一幅图像并不是相机独立产生的。光源发出的光经过照明系统与样品相互作用，再由镜头传到传感器，最后经过采样、校准和算法形成数据。链路中任一环节变化，都可能被误认为晶圆发生了变化。

1. 光源决定“用什么看”

波长影响分辨能力、材料响应和散射特征；功率影响信号强度；均匀性和长期稳定性影响设备匹配。LED、激光、灯源或宽谱光源各有不同的光谱、相干性和寿命特征。

相干光能提高某些测量能力，也更容易产生散斑和干涉伪影。照明角度、偏振和数值孔径同样属于成像条件，不能只记录一个曝光时间。

2. 镜头在传递空间信息

数值孔径与波长共同限制可分辨细节，但大数值孔径通常带来更浅焦深和更严格的调焦要求。像差、畸变、杂散光和视场不均匀会让不同位置的图像表现不同。

点扩散函数描述一个点怎样被系统成像，调制传递函数描述不同空间频率的对比度传递。它们比“放大倍数”更能解释设备为何能看见某类结构却分不开另一类结构。

3. 样品是成像链的一部分

晶圆表面的材料、膜厚、图形方向和粗糙度决定反射、透射与散射。相同几何缺陷在不同膜层上可能呈现完全不同的信号，背景图形也可能比缺陷更强。

因此光学条件和算法阈值必须围绕应用开发。把实验室标准片上的表现直接外推到所有产品层，会造成灵敏度与误报判断失真。

4. 传感器不只看像素数量

像元尺寸、满阱容量、读出噪声、暗电流、量子效率、动态范围和帧率共同影响数据。像素更多不必然获得更多真实细节；若光学系统没有传递对应空间频率，只会得到更多采样点。

曝光过低会被噪声淹没，过高会饱和并丢失强度关系。高速读出还可能牺牲噪声或位深，需要在吞吐量与信号质量之间选择。

5. 校准把灰度变成可比较的数据

暗场校正去除偏置和暗信号，平场校正补偿照明与像元响应不均匀，几何校正处理畸变和坐标关系。参考样、光源监测和周期复核用于区分设备漂移与样品变化。

算法是链路的最后一环，却不能凭空恢复已经在光学或采样阶段丢失的信息。图像增强也可能改变噪声分布，因此原始数据、处理版本和参数要可追溯。

总结

评价成像系统应从光子到结果逐段建立信号与噪声预算。只有光源、光学、样品、传感器和算法共同稳定，图像才具有可解释性，设备间的灵敏度和测量结果才可能真正匹配。

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半导体设备工程（七）：洁净度、颗粒与污染控制

Thu, 11 Jun 2026 10:00:00 +0800

半导体设备的污染控制不等于把机器放进洁净室。洁净室控制外部环境，设备内部的运动、材料、气流和晶圆接触仍可能产生污染。真正有效的方法，是沿着“来源—传播—落点”建立控制链。

1. 污染不只有颗粒

颗粒可能遮挡图形、造成短路或形成假缺陷；金属离子会影响器件电学特性；有机分子和挥发物会污染光学表面或改变后续工艺；水汽、工艺残留和背面污染也会跨设备传播。

不同污染物需要不同检测方法。空气粒子计数器看不到所有表面颗粒，表面扫描也不能完整说明分子污染。“未检出”只表示在当前方法、采样位置和检出限下没有观察到。

2. 设备内部的污染源

机械摩擦、轴承、线缆拖链、密封磨损和晶圆接触会产生颗粒；胶黏剂、塑料、润滑剂和清洗残留可能放气；维护工具、手套和包装材料也会带入污染。真空环境中缺少气流带走颗粒，污染还可能沉积在关键表面。

设计阶段应减少晶圆上方的运动件和颗粒捕获区，选择兼容材料，控制接触面积，并让易污染部件可清洁、可更换。

3. 从洁净室到 Mini-environment

设备常用局部 Mini-environment 将晶圆路径与人员和大空间隔离，通过过滤、定向气流和正压维持洁净。气流并非越大越好：湍流可能卷起沉积颗粒，温度波动和风载也会影响精密测量。

FOUP、Load Port、机械手和腔体之间的每个交接点都是污染边界。晶圆正面、背面和边缘要分别考虑，尤其要防止机械手或吸盘把背面污染带到下一片晶圆。

4. 监测必须回答空间与时间问题

见证片可评估一段时间内的落尘与表面污染，空气粒子计数器适合监测气流中的颗粒，残余气体分析和表面分析则用于分子或元素污染。采样必须与设备动作同步，否则平均值会掩盖开门、换片或某个运动产生的瞬态污染。

污染地图还应保留位置关系：重复出现在同一半径、槽位或机械手轨迹上的缺陷，往往能指向具体源头。

5. 清洁与维护也可能制造污染

清洁剂、擦拭材料、顺序和干燥方式都要受控。拆装后不仅要“看起来干净”，还应按风险执行颗粒验证、空跑、见证片或关键性能复测。过度清洁可能损伤涂层、密封或精密表面。

总结

污染控制是一项系统工程：先定义对产品真正有害的污染物，再控制来源和传播路径，最后用与风险匹配的方法验证。洁净等级只是背景条件，设备自身的材料、动作与维护纪律才决定晶圆实际经历了什么。

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半导体设备工程（六）：真空系统的组成与工作原理

Tue, 09 Jun 2026 10:00:00 +0800

电子束、薄膜沉积、等离子体和 EUV 等设备都离不开真空，但真空不是一个单独的“泵”。腔体、阀门、管路、泵、规管、密封、气路和控制逻辑共同决定设备能否获得干净、稳定且可恢复的工作环境。

1. 为什么需要真空

降低气体分子密度可以延长粒子的平均自由程，使电子束或工艺粒子少受碰撞；也能减少不希望发生的化学反应。某些波段会被空气强烈吸收，更需要受控环境。对工艺设备而言，目标常常不是最低压力，而是在给定气体组成和流量下得到稳定过程。

2. 从大气到工作压力

真空系统通常分级抽气。干式泵承担粗抽和前级排气，罗茨泵可提升特定压力区间的抽速，涡轮分子泵常用于高真空，低温泵则通过低温表面捕集气体。选择取决于目标压力、气体种类、洁净度、吞吐量和维护条件。

Load Lock 让晶圆在大气与真空之间转换，避免主腔每片都重新放气。它提高吞吐量，也降低主腔暴露和污染风险。

3. 压力读数为什么会“各说各话”

不同真空规管适用的压力范围和气体不同，读数可能受安装位置、气体组成和温度影响。泵口压力不等于腔体内晶圆附近压力，狭窄管道和弯头产生的流导限制会降低有效抽速。

因此规格必须说明测量位置、规管类型和气体条件。把多个跨量程传感器拼成一个连续读数时，还要处理切换与校准。

4. 泄漏、放气与虚漏

真实泄漏是外界气体通过密封或裂纹进入；放气是材料表面吸附物或内部挥发物释放；虚漏则来自盲孔、夹层等滞留空间缓慢释气。三者都可能表现为压力降不下去，却需要不同处理方法。

材料、润滑剂、线缆和清洗剂必须考虑真空兼容性。腔体清洁后残留水汽时，烘烤和充分抽气往往比盲目更换大泵有效。

5. 控制与安全

抽气顺序要防止泵在错误压力区间运行，阀门动作要避免晶圆受压差冲击；停电、冷却故障和排气异常时，需要进入可预测的安全状态。涉及危险工艺气体时，泄漏检测、排风、吹扫和联锁必须按风险分析设计。

维护不能只看泵运行小时数，还应跟踪抽气曲线、基底压力、残余气体、阀门动作和污染趋势。抽气时间变慢常常是系统状态变化的早期信号。

总结

真空工程的目标是把压力、气体成分、洁净度和恢复时间一起控制住。“真空越高越好”并不成立；真正有意义的是在应用要求下，系统能否以可重复、可维护且安全的方式达到工作状态。

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半导体设备工程（五）：温度漂移与热设计

Sun, 07 Jun 2026 10:00:00 +0800

精密设备开机后往往需要预热，不是因为“电子器件还没醒”，而是整机正在走向热平衡。对长尺寸计量链来说，即使很小的温差也会带来不可忽略的几何变化。

1. 热膨胀如何变成位置误差

线膨胀可近似写成 ΔL≈αLΔT：材料膨胀系数 α、结构长度 L 或温度变化 ΔT 越大，长度变化越明显。更棘手的是温度梯度，它会让结构弯曲，使光轴、平台和传感器基准发生相对变化。

热过程还有时间常数。空气温度稳定了，不代表厚重基座内部已经稳定；快速升温与缓慢降温可能形成迟滞，因此误差不一定只由“当前温度”决定。

2. 热从哪里来

电机和驱动器、光源、相机、计算单元、真空泵都会发热。冷却水、洁净室气流、操作开门和相邻设备则改变散热边界。周期动作还会造成随吞吐量变化的动态热负载。

空气中的精密光学测量还受折射率影响，温度、压力和湿度都会改变光程。NIST 的长度干涉测量系统会监测并修正这些环境量，说明“结构不变”仍不代表光学尺度不变。

3. 热设计的四层方法

第一层是减少热源，把高功耗部件移出计量框架；第二层是控制热流，用水冷、风冷和隔热建立可预测路径；第三层是选材料与对称结构，降低或抵消热变形；第四层才是传感和软件补偿。

补偿模型无法修复未被观测的局部梯度，也无法替代稳定的热架构。温度传感器应放在能解释误差的位置，而不只是容易布线的位置。

4. 稳定、均匀与可重复

温控精度高并不必然代表空间均匀。设备需要区分环境温度、冷却介质温度、关键结构温度与晶圆温度。不同子系统可能需要不同设定值，但切忌让多个控制回路互相“打架”。

开机、待机、满载、暂停和维护后恢复会产生不同热状态。Recipe 改变光源功率或运动节拍时，也可能改变测量偏差。热验证必须覆盖这些状态转换。

5. 如何建立热误差预算

先列出关键长度和材料，再识别热源、热阻与时间常数；通过温度阵列和位移数据寻找相关性；最后用独立工况验证补偿模型。相关性不等于因果，模型在环境或硬件改变后必须重新确认。

总结

热设计不是装一个恒温器，而是管理能量怎样产生、传递和改变计量关系。优秀方案让设备更快进入稳定状态，在不同节拍下保持可重复，并让剩余漂移能够被测量、解释和校准。

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半导体设备工程（四）：振动为什么会影响纳米级设备

Fri, 05 Jun 2026 10:00:00 +0800

在纳米级设备里，肉眼不可见的振动也可能让图像变模糊、扫描线弯曲或量测结果变宽。振动问题不能只靠“加一个隔振台”解决，必须从振源、传播路径和敏感部件三部分分析。

1. 真正有害的是相对运动

如果晶圆与物镜完全同步移动，图像未必发生变化；如果二者之间产生相对位移，即使地面振幅很小，也可能进入测量结果。因此设备关注的是关键基准之间的相对运动，而不只是机架的绝对加速度。

常见振源包括建筑和邻机、真空泵、风机、冷水、平台加减速、继电器，以及线缆和软管的周期性拉力。声压也可能激励罩壳和光学元件。

2. 频率比振幅数字更有解释力

结构都有固有频率。扰动接近固有频率时会发生共振，同样的地面振动可能被放大。时域峰值只能说明“晃了多少”，频谱才能帮助定位是转速谐波、电源频率、平台动作还是宽带噪声。

隔振器也有自己的固有频率：高于隔振频段后通常能衰减振动，接近共振区反而可能放大。选择隔振方案时必须结合现场频谱和设备敏感频段。

3. 被动隔振与主动隔振

被动系统依靠弹簧、空气弹簧和阻尼器，不需要复杂控制，但对低频扰动能力有限。主动系统利用传感器和执行器施加反向补偿，可扩展低频性能，却增加了调试、稳定性与维护成本。

隔振之外还要控制内部振源：泵可远置或软连接，旋转件要平衡，风道和线缆避免直接跨接精密基座。软连接如果过硬、预紧或安装方向错误，仍会形成振动旁路。

4. 结构设计决定扰动怎样传递

提高刚度通常能抬高共振频率，但质量、阻尼和连接方式同样重要。光学基准、平台基准和计量框架应尽量形成短而稳定的测量环路，并把发热和冲击部件与其解耦。

伺服控制也会与结构模态相互作用。某个“机械问题”可能只在特定控制带宽或扫描速度出现，必须联合检查误差信号、驱动力和振动频谱。

5. 怎样诊断和验收

先在停机、辅机运行和完整动作三种状态采集数据，再同步记录泵、风机和平台事件。加速度计适合找结构响应，激光干涉仪或位移传感器更接近关键相对位移，最终还要用图像或量测重复性确认影响。

验收指标应说明测点、方向、频段、设备状态和数据处理方式。脱离这些条件的单一 RMS 数值，很难支持工程判断。

总结

振动治理的关键不是追求“完全静止”，而是阻止敏感频段的扰动进入计量环路。先识别源、路径和接收端，再选择结构、隔振和控制措施，才能避免只移动问题而没有消除问题。

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半导体设备工程（三）：自动对焦、调平与晶圆翘曲

Wed, 03 Jun 2026 10:00:00 +0800

晶圆看起来很平，到了微纳米尺度却不是理想平面。吸附残留、膜层应力、背面颗粒和温度变化都会造成弯曲或局部起伏。若成像面离开焦深，图像对比度和尺寸测量就会变化，因此自动对焦与调平是精密设备的基础能力。

1. 对焦、调平和面形不是一回事

对焦解决某个位置的 Z 高度；调平通过多个测点估计晶圆相对光学系统的倾斜；翘曲与局部形貌则描述晶圆偏离理想平面的空间分布。三点可以拟合一个平面，却无法描述复杂面形。

设备通常先建立全局平面，再在扫描或采集过程中做局部高度跟踪。目标不是让整片晶圆“变平”，而是让当前观测区域位于有效焦深内。

2. 焦点怎样被检测

常见方案包括三角测量、共焦、干涉式高度测量，以及比较多幅离焦图像清晰度的图像对焦。它们在量程、速度、表面适应性和光路复杂度上各有取舍。

透明或多层薄膜可能产生多个反射界面；高反射、低反射和密集图形也会改变信号。自动对焦返回一个数值，并不等于它锁定了真正需要测量的表面。算法必须有信号质量判断、异常回退和表面选择策略。

3. 从高度传感器到执行机构

高度传感器与主成像光轴往往不完全重合，需要标定横向偏置、比例和零点。平台通过 Z、Rx、Ry 轴调节高度与倾角；高速扫描时还要预测传感位置到曝光或采集位置之间的延迟。

控制带宽过低会跟不上起伏，过高又可能追随噪声或激发结构共振。合理做法是根据晶圆面形的空间频率、扫描速度和执行器能力划分可跟踪与不可跟踪部分。

4. 背面状态为什么重要

晶圆由真空吸盘或静电吸盘固定。背面颗粒会把局部顶起，吸附区域和槽纹也可能在正面形成可见形变。此类误差不是简单重新对焦就能消除，因为被测结构本身已经改变位置或形状。

工程上要同时管理晶圆背面、承载面洁净度、吸附压力、装片重复性和边缘区域策略，并记录异常面形供追溯。

5. 怎样验证对焦能力

不要只测试一片平坦标准片。验证集应覆盖不同反射率、图形密度、膜层、边缘位置和典型翘曲。关注指标包括成功率、重复性、捕获范围、稳定时间、扫描跟踪误差，以及失败是否会被识别。

对焦校准也要与主测量结果关联：最终要证明焦点变化不会让 CD、缺陷信号或图像质量超出允许范围。

总结

自动对焦是一个表面识别、空间建模与动态控制问题。优秀系统不仅能“找到峰值”，还要知道峰值是否可信、执行器能否跟上，以及背面污染和晶圆形变是否已经破坏测量前提。

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半导体设备工程（二）：精密运动平台与定位系统

Mon, 01 Jun 2026 10:00:00 +0800

检测、量测和光刻设备都要回答同一个问题：怎样把晶圆上的目标快速送到正确位置，并在采集期间保持足够稳定？精密平台不是“分辨率更高的电机”，而是机械、传感器、控制器和标定模型组成的闭环系统。

1. 先区分几个容易混淆的指标

分辨率：系统能够表达或感知的最小位置增量；
准确度：指令位置与真实位置有多接近；
重复性：多次到达同一目标时结果有多集中；
稳定时间：运动结束后进入允许误差带需要多久；
轨迹误差：扫描过程中实际轨迹偏离指令轨迹的程度。

编码器能显示很小的数字，并不意味着晶圆真的到达了那个位置。结构变形、传感器安装、热漂移和坐标转换都会进入误差链。

2. 粗动与精动为什么常常分开

大行程、高加速度与纳米级稳定性存在天然矛盾。工程上常用长行程平台完成快速移动，再由短行程执行器完成精细补偿。空气轴承、磁悬浮、直线电机和压电执行器各有适用范围，并不存在普遍最优组合。

ASML 公开介绍的晶圆台采用高速运动、精密传感与控制协同，体现的正是这一思想。其公开数字属于特定设备示例，不能直接当作所有半导体平台的通用指标。

3. 位置从哪里来

旋转编码器适合测电机轴，直线光栅直接测平台位移，激光干涉仪则可把位移追溯到光的波长。传感器离真正关心的测量点越远，中间结构的弯曲和热胀冷缩越可能变成“看不见的运动”。

这与阿贝误差有关：测量轴线与运动轴线存在偏置时，微小角摆会被放大成线性位置误差。余弦误差、垂直度和多坐标系变换同样需要纳入标定。

4. 闭环控制不只看位置误差

伺服系统根据指令与反馈的差值驱动执行器。提高带宽能更快抑制扰动，却可能激发机械共振并放大噪声。实际调试需要同时观察位置误差、速度、驱动力、频谱和稳定时间，而不是只调一个增益。

线缆、真空管和冷却管也会施加随位置变化的力。它们如果布置不当，会造成重复性差、扫描条纹或特定位置振动。

5. 标定地图连接几何世界

平台坐标、相机坐标和晶圆坐标必须通过基准点对齐。系统会测量直线度、正交度、比例因子和周期误差，形成补偿地图。标定不是一次性动作：温度、维护、碰撞和部件更换都可能使地图失效。

验证时应把点到点定位、连续扫描、不同速度、不同载荷和热稳定状态分开测试。只在单点静止条件下得到的漂亮数据，不能代表真实生产节拍中的能力。

总结

精密定位的核心是让“被测对象、测量基准和反馈传感器”在动态过程中保持可信关系。选型时要从应用所需的行程、速度、稳定时间、轨迹与环境出发，建立完整误差预算，而不是孤立比较编码器位数或电机规格。

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半导体设备工程（一）：一台半导体设备由哪些系统组成

Sat, 30 May 2026 10:00:00 +0800

刚接触半导体设备时，人们容易把设备理解为“一台更精密的机器”。真正打开机柜后却会发现，它同时包含机械、光学、真空、流体、电气、控制软件和工艺应用。任何一项单独做到很强，都不等于整机能够稳定生产。

本文先建立一张系统地图。不同设备的物理原理差异很大，但大多数设备都能放进相似的工程框架中理解。

1. 从晶圆的旅程看设备

晶圆通常从 FOUP 进入 Load Port，经机械手取出、寻边和预对准，再送入工艺腔或量测腔。完成处理后，晶圆沿反向路径返回。围绕这条主线，可以识别出四类核心模块：

物料搬运系统：Load Port、机械手、预对准器、缓存位和晶圆映射传感器；
核心功能模块：完成曝光、刻蚀、沉积、清洗、检测或量测；
环境保障系统：真空、气路、温控、排风、洁净和减振；
控制与安全系统：运动控制、数据采集、联锁、报警、Recipe 和工厂通信。

搬运系统追求的不只是“拿得到”。晶圆正反面、槽位、缺口方向和交接位置都必须可追溯，碰片、叠片和误放要在动作发生前被联锁阻止。

2. 核心功能模块不是一个孤岛

以光学量测设备为例，光源、照明光路、物镜、探测器和算法共同决定测量结果；运动平台负责把目标送到视场；调焦系统把晶圆表面放进焦深；温控和减振保证这些关系在时间上不漂移。换成电子束设备，还会增加电子源、电磁透镜和高真空系统。

因此，所谓“核心模块”只是功能中心，不是精度的唯一来源。最终结果来自整条测量链，最弱的一环会限制系统能力。

3. 控制柜与软件连接所有物理系统

电气系统向电机、传感器、阀、泵和光源供电，并通过驱动器与 I/O 把物理状态交给软件。设备软件通常分为硬件抽象、设备控制、任务调度、Recipe、数据处理、HMI 和工厂接口等层次。

Recipe 描述“这批晶圆怎样运行”，设备状态描述“机器此刻能否安全运行”。二者不能混为一谈：即使 Recipe 参数合法，只要门未关闭、真空未就绪或晶圆位置不可信，任务也不能继续。

4. 安全与可维护性是架构的一部分

急停、门禁、气体、真空、过温和运动限位等联锁，必须在危险能量释放前起作用。SEMI S2 等行业文件提供了设备环境、健康与安全评估框架，但具体设计仍需结合设备危险源和当地法规。

同样，维护空间、易损件寿命、校准入口、日志质量和故障隔离能力，应在模块设计阶段考虑。一个性能优秀却难以恢复的模块，会通过停机时间拖累整机价值。

5. 用接口思维理解整机

跨系统问题往往发生在接口处：电机发热改变光学基准，真空软管把振动传给平台，清洗材料造成分子污染，软件超时掩盖了机械未到位。评审设备时，可以持续追问四个问题：

模块输入和输出是什么；
精度、时间与污染预算分配给了谁；
故障如何被检测、隔离和恢复；
模块更换后怎样校准并证明性能恢复。

总结

半导体设备不是零部件的堆叠，而是一套围绕晶圆、能量、环境、数据和安全构建的系统。先看清晶圆流程和模块边界，再深入单项技术，才能理解一个局部改动为什么会影响整机精度、吞吐量与可靠性。

参考资料

半导体检测与量测技术（十）：如何读懂设备规格书

Tue, 26 May 2026 10:00:00 +0800

写在前面

规格书把复杂系统压缩成几十个数字。真正的难点不是找到最小值，而是判断这些数字是否描述同一个对象、同一测试条件和同一统计口径。

一、先找适用范围

任何指标前先确认：

晶圆尺寸、材料、厚度和翘曲范围；
图形或无图形、工艺层和目标结构；
测量模式、光学通道或电子束条件；
全片、局部、专用 Target 还是器件区；
环境、预热和校准状态。

“支持 300 mm”不代表支持所有 300 mm 晶圆；载具、背面状态、边缘、透明材料和高翘曲都会影响兼容性。

二、把指标翻译成完整句子

不要接受“精度 0.1 nm”这种残缺表述，要补全：

在某样品、某 Recipe、某范围和某统计条件下，哪个被测量的哪一种性能指标是多少？

重点区分 Resolution、Sensitivity、Repeatability、Reproducibility、Accuracy、Bias、Matching 和 Uncertainty。显示小数位不属于性能证明。

三、检查统计口径

同一组数据可以报告：

1σ、3σ；
Range 或 Max-Min；
RMS；
Mean + 3σ；
最大绝对值；
某个百分位。

它们不能直接比较。还要确认样本数、异常值处理、是否重复定位、跨了多少时间和多少台工具。样本太少时，一个漂亮 3σ 数字并不稳定。

四、吞吐量的隐藏条件

WPH 需要说明：

每片测多少点或扫描多少面积；
使用什么灵敏度和分辨率模式；
是否包含 Load/Unload、对准和数据处理；
是否包含校准、重测和 Recipe 切换；
数据是否实时完成分类和上传。

比较不同设备时，应使用相同任务定义测 End-to-End Throughput，而不是各取厂商最有利模式。

五、检测设备的关键问题

最小缺陷针对什么材料、形状和背景？
Capture Rate 的真值如何建立？
Nuisance 按面积、晶圆还是候选统计？
是否覆盖边缘、背面和目标热点？
重复扫描能否再次捕获？
Review 定位成功率和坐标误差如何？
Recipe 对真实工艺变化是否鲁棒？

只展示几张成功案例图，不能代替统计验证。

六、量测设备的关键问题

Measurand 如何定义？
结果来自直接读数还是模型拟合？
参考标准和相关性工具是什么？
Repeatability 是否包含重定位和重装片？
Matching 覆盖多少工具、产品和量程？
不确定度预算包含哪些分量？
Target 与器件区是否存在系统差异？

高重复性工具如果有稳定 Bias，仍可能把过程反馈到错误目标。

七、设备工程指标同样重要

量产还要考察：

Availability、MTBF、MTTR；
PM 周期和耗材寿命；
Recipe 切换与自动恢复；
SECS/GEM、数据格式和工厂接口；
安全、厂务、占地和能耗；
软件版本管理、权限和审计；
服务响应、备件和校准支持。

测得准但经常停机的工具，同样无法提供稳定过程控制。

八、验收测试怎么设计

验收应从实际用途反推：

定义目标产品和 Golden Recipe；
准备覆盖量程和缺陷族的样本；
预先约定统计量、样本数和判定规则；
测短期、重定位、跨天和跨机性能；
用独立参考方法验证 Bias；
在目标覆盖率下测端到端吞吐量；
验证异常恢复、数据接口和持续运行；
保留原始数据、日志和版本信息。

验收条件应在测试前确定，不能看到数据后再选择最有利统计口径。

九、小结

规格数字必须连同对象、Recipe、范围、环境和统计口径理解。
最小分辨率、最佳重复性和最高 WPH 往往来自不同模式，不能拼成一台“理想设备”。
检测设备要联合验证 Capture、Nuisance、覆盖和 Review；量测设备要验证定义、相关性与不确定度。
Availability、自动化、数据和服务能力决定设备能否真正进入量产。
验收应基于真实应用、预定义方法和原始数据。

至此，“半导体检测与量测技术”系列完成。后续将进入“半导体设备工程”，从光学、平台、对焦、振动、温控和真空等子系统理解整机。

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半导体检测与量测技术（九）：校准、重复性与设备匹配

Sun, 24 May 2026 10:00:00 +0800

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一台工具连续测十次很稳定，只说明短期重复性好；它仍可能整体偏离参考值，也可能与另一台同型号工具不一致。量产需要把校准、重复性、长期稳定性、Matching 和不确定度分别管理。

一、五个不要混用的概念

概念	关注的问题
Repeatability	同条件短期重复测是否集中
Reproducibility	重装片、跨时间或条件变化后是否一致
Matching	多台生产工具之间结果是否可互换
Bias	平均结果相对参考值的系统偏差
Uncertainty	对测量值合理分散范围的量化描述

NIST 强调，“精度”一词若不说明以何种统计量表达，很容易产生歧义。规格应写清标准差、3σ、范围或其他口径以及测试条件。

二、校准不是简单归零

校准是在规定条件下建立仪器示值与参考标准之间的关系。它可能得到修正系数、尺度因子或校准曲线，也会带来参考标准自身的不确定度。

完整链路包括：

1
2


SI/公认参考 → 高等级标准 → Reference Tool/Artifact
 → 生产工具校准 → Recipe 测量结果

可溯源性要求一条有记录、每级都带不确定度的校准链。不是用了“标准片”就自动可溯源，还要知道标准值如何获得、在什么条件下有效。

三、重复性实验怎么设计

典型层级包括：

不移动晶圆的同点连续测量；
每次重新对准和定位的测量；
重新 Load/Unload；
跨小时、跨天和维护周期；
多晶圆、多 Target 和不同工艺水平。

只做同点不重定位测试，会遗漏平台、对焦和图形识别误差。只用一个特别稳定的标准 Target，又可能低估真实产品变异。

四、设备 Matching

同型号工具仍会因光学、探测器、平台、腔体、软件版本和校准历史产生差异。Matching 常以 Golden Tool 或共同参考样为基准，比较平均偏差、斜率、非线性和残差。

简单减去固定 Offset 只适用于差异确实稳定且线性的情况。若偏差随 CD、膜厚、位置或产品变化，就需要更完整模型，甚至修正硬件或 Recipe 根因。

Matching 的目标是产品可以在多台工具间灵活调度，同时保持控制图和工艺反馈口径一致。

五、测量不确定度预算

不确定度来源可能包括：

短期噪声与重定位；
尺度校准和参考标准；
样品非均匀与时间变化；
模型和边缘定义；
温度、振动和污染；
Tool-to-Tool 差异；
取样与统计模型。

GR&R 用于分析测量系统变异，但不自动等于完整测量不确定度。NIST 特别指出，传统 Gage R&R 并不能直接给出实际不确定度。

六、测量误差如何影响过程控制

若工艺容差与测量不确定度相近，控制系统可能把测量噪声当作过程变化反复调节，也可能让真实偏差被噪声掩盖。

因此要根据控制用途确定测量能力：研发相关性、设备放行、SPC 监控和闭环补偿对不确定度的容忍程度不同。NIST 指出，测量不确定度会同时带来“好产品被判坏”和“坏产品被放过”的风险。

七、小结

重复性好不代表准确，也不代表跨机一致。
校准要建立到参考标准的关系和不确定度链。
重复性测试必须覆盖重定位、重装片和长期变化。
Matching 应分析偏差随产品、范围和位置的变化，不能滥用固定 Offset。
GR&R 与完整测量不确定度不是同一个概念。

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半导体检测与量测技术（八）：灵敏度、误报率与吞吐量

Fri, 22 May 2026 10:00:00 +0800

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设备宣传常强调“最小可检缺陷”或“最高吞吐量”，但量产能力存在于灵敏度、误报、覆盖率、稳定性和速度的联合工作点，而不是单个极值。

一、先定义检测对象

灵敏度必须针对具体缺陷族定义：材料、形状、位置和背景都会改变信号。能够稳定捕获裸硅上的标准颗粒，不代表能捕获复杂图形内部同尺寸残留。

合理描述应包含：

缺陷类型与参考真值；
晶圆材料和工艺层；
扫描模式与覆盖区域；
捕获概率和样本量；
同时产生的 Nuisance 水平。

二、阈值与 ROC 直觉

缺陷信号和正常背景往往重叠。阈值降低时：

True Positive 增加；
False Positive 也增加；
Review 和数据存储压力上升。

阈值提高则相反。没有一个阈值同时让漏检和误报为零，Recipe 必须根据缺陷风险和后续复查能力选择工作点。

Capture Rate 的分母应是已知目标缺陷，Nuisance Rate 则要明确按面积、晶圆、候选数还是复查结果统计。

三、吞吐量由整条链决定

WPH 不只由平台扫描速度决定，还包括：

Load/Unload 与预对准；
Recipe 下载和晶圆识别；
对焦、找标和扫描；
数据传输与实时算法；
缺陷合并、分类和文件输出；
校准、维护与异常恢复。

理论扫描速度很高，但算法积压或频繁重扫，实际有效吞吐量仍会很低。

四、覆盖率与采样

全片高灵敏扫描最可靠也最昂贵。量产常选择：

全片低灵敏度 + 热点高灵敏度；
抽样 Die 或特定曝光场；
工艺稳定时降采样，异常时加密；
关键层全检、普通层抽检。

采样减少时间，也增加漏过局部或空间系统性异常的风险。必须根据缺陷空间分布验证方案，而不是只按面积比例推断。

五、稳定性决定长期有效灵敏度

实验室一次捕获不代表量产长期捕获。光源、探测器、平台、腔体洁净度、算法版本和工艺背景都会漂移。

Golden Wafer、标准缺陷样片和控制图可监控信号基线、位置重复性、捕获率与 Nuisance。Recipe 或软件升级后应做回归测试，防止分类规则悄悄改变历史口径。

六、用成本函数选择工作点

可以把决策理解为四类成本：

1

漏检成本 + 误报复查成本 + 扫描时间成本 + 设备/维护成本

致命随机缺陷的漏检成本可能远高于误报；成熟低风险层则更关注 WPH。不同层、产品和良率阶段应使用不同 Recipe，不存在全厂唯一最优阈值。

七、小结

灵敏度必须绑定缺陷类型、背景、捕获概率和 Nuisance。
阈值决定漏检与误报的权衡，没有零代价极值。
实际吞吐量由搬运、扫描、算法、输出和可用率共同决定。
最优 Recipe 取决于缺陷风险、工艺阶段和复查资源。

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半导体检测与量测技术（七）：明场、暗场与散射检测

Wed, 20 May 2026 10:00:00 +0800

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“明场”和“暗场”不是简单的亮背景与黑背景滤镜，而是照明和收集光路对不同空间方向信号的选择。选择哪种模式，取决于目标缺陷如何改变反射、散射和偏振。

一、镜面反射与散射

理想平滑表面把大部分光送入确定的镜面方向；颗粒、粗糙度、边缘和形貌突变会把光分散到其他角度。检测系统通过在角度空间选择信号，提高目标相对背景的对比度。

真实图形晶圆同时包含规则结构的衍射、材料反射和随机散射，不能把非镜面信号全部当作缺陷。

二、明场检测

明场通常收集包含镜面或成像主光路的信号，形成类似显微图像的结构信息。优势包括：

图形可辨识，便于配准和差分；
对反射率、线宽和图形缺失等异常敏感；
可利用多波段和偏振区分材料。

限制是正常图形背景强，微弱缺陷可能被背景和工艺变化淹没。

三、暗场检测

暗场抑制主反射光，收集离轴散射。平滑背景较暗，颗粒和边缘异常可形成明显亮信号，特别适合无图形表面和某些局部缺陷。

暗场也会对正常粗糙度、图形边缘和周期结构敏感。照明角、收集角、偏振和波长决定哪些空间频率进入探测器，因此不同暗场通道可能看到完全不同的缺陷族。

四、多通道为何有价值

单通道很难同时覆盖颗粒、浅划伤、材料残留和形貌缺失。多通道系统可以组合：

不同入射角和方位；
不同收集 NA 与角度区间；
S/P 或其他偏振；
不同波长；
明场、暗场和相位相关信号。

同一缺陷在各通道形成“光学指纹”，有助于分类和 Nuisance 抑制。通道越多也意味着校准、数据量和 Recipe 优化更复杂。

五、散射截面不等于几何尺寸

检测信号取决于缺陷尺寸，还取决于材料折射率、形状、位置、底层膜堆叠和波长。同一个 30 nm 颗粒在硅、金属和多层膜上的信号可以不同；不同形貌也可能产生相似强度。

因此工具报告的 Optical Size 常是相对某种校准颗粒或模型的等效尺寸，不应直接当作缺陷真实直径。真实尺寸需要 Review 或参考分析确认。

六、如何选择模式

Recipe 开发通常从目标缺陷和背景出发：

收集已知缺陷样本和 Golden 区域；
比较各光学通道的信噪比；
调整扫描采样、增益和阈值；
用 Review 验证捕获与 Nuisance；
在多片、跨批和真实工艺变化下复验；
固化校准与监控样片。

实验室里最亮的通道不一定是量产最稳的通道，背景随工艺漂移的鲁棒性同样重要。

七、小结

明场侧重主光路和图形成像，暗场抑制镜面背景并收集离轴散射。
检测模式由照明、收集角、偏振和波长共同定义。
多通道有助于提高缺陷覆盖和分类能力，也增加校准复杂度。
光学等效尺寸不是缺陷真实几何尺寸。

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半导体检测与量测技术（六）：Overlay、CD 与膜厚量测

Mon, 18 May 2026 10:00:00 +0800

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Overlay、CD 和膜厚分别描述位置、横向尺寸和垂直材料堆叠，是图形化与材料工艺最常见的三类控制量。它们看似都是纳米读数，测量对象和误差来源却完全不同。

一、Overlay：两层边缘是否对准

Overlay 是当前层相对参考层的图形位置误差，通常分解为 X/Y 分量。它不是曝光机平台定位误差的同义词，还包含晶圆形变、掩模、镜头、工艺和量测 Target 等影响。

常见方法包括成像式 Overlay 和散射式 Overlay。专用 Target 信号强、测量快，但 Target 与器件区可能存在工艺差异，这称为 Mark-to-Device 或 Target-to-Device 相关问题。

Overlay 数据常拟合成平移、旋转、缩放、正交和高阶场模型，用于曝光机校正。残差的空间分布比一个总平均数更能定位问题。

二、CD：边界必须先被定义

CD 可以是线宽、间距、孔径或结构某一高度处的尺寸。三维侧壁结构中，“顶部 CD”“中部 CD”和“底部 CD”可能明显不同。

CD-SEM 根据电子信号定义边缘；OCD 根据光学模型反演形貌；AFM 使用探针获得表面轮廓；截面 TEM/SEM 提供局部参考。不同技术的被测量定义并不天然一致，相关性研究必须明确边缘与高度定义。

还要区分：

CDU：同片或跨片 CD 均匀性；
LWR/LER：线宽或线边缘随位置的随机变化；
Pitch：重复结构周期，常比单条线宽更适合尺度校准。

三、膜厚：单层数字背后是多层模型

薄膜厚度可以通过椭偏、反射、干涉、XRR、截面或物理探针测量。在线光学方法速度快，但要知道层顺序、光学常数、粗糙度和界面状态。

同样的名义“10 nm 膜”可能存在：

表面氧化或污染层；
密度或成分梯度；
界面混合；
Pattern Loading；
中心到边缘非均匀性。

因此报告膜厚时应说明测量方法、模型和位置，而不是只给小数位。

四、Target 与采样设计

专用量测 Target 需要兼顾：

对目标参数的信号敏感度；
与真实器件工艺行为的一致性；
占用面积和设计规则；
多层可复用性和对准；
设备识别与量产速度。

采样图应覆盖曝光场、中心边缘和已知工艺模式。若只测 Scribe Line Target，可能错过 Die 内局部效应；若全部改为 In-Die，又可能牺牲信号和速度。

五、三个指标如何联合判断

图形边缘位置由 Overlay 和 CD 共同决定。即使 Overlay Target 合格，CD 偏移也可能让真实边缘越界；现代控制因此关注 EPE。

膜厚变化又会改变光刻对焦、刻蚀速率和 CD 转移。工艺根因可能表现为多个量测指标联动，而不是某个工具单独异常。

1
2
3


膜厚/形貌 → 光刻成像 → Resist CD
 ↓
Overlay + 刻蚀偏差 → 最终 Edge Placement

六、小结

Overlay 测层间位置，CD 测横向边界，膜厚描述垂直材料结构。
三类结果都依赖被测量定义、Target、模型和采样。
不同技术相关性差异可能来自测量定义，而不一定是谁“测错”。
EPE 和多变量分析更接近最终图形功能。

参考资料

半导体检测与量测技术（五）：电子束量测与缺陷检测

Sat, 16 May 2026 10:00:00 +0800

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电子束波长远短于可见光，能够观察更小结构，并从二次电子、背散射电子等信号获取表面形貌与材料对比。但电子束必须逐点扫描，吞吐量、充电和样品作用成为实际限制。

一、电子光学链路

电子枪产生电子，经加速、聚光、物镜和扫描偏转形成小束斑，在真空中轰击样品。探测器收集：

二次电子：对表面和边缘形貌敏感；
背散射电子：与材料原子序数等相关；
其他信号：可用于成分、晶体或电压对比分析。

束斑尺寸并不等于最终有效分辨率。像差、电子能量、样品相互作用体积、信噪比、漂移和算法都会影响结果。

二、CD-SEM 如何测线宽

CD-SEM 扫描目标结构得到边缘信号，再由算法定义左右边缘并计算距离。测量结果依赖：

加速电压、束流和扫描速度；
对焦、像散与平台稳定性；
边缘检测模型和阈值；
线条材料、侧壁和底层信号；
Charging、污染和电子束引起的胶收缩。

所以“图像像素为 1 nm”不代表 CD 准确度为 1 nm。像素采样、重复性、边缘模型与参考标准是不同问题。

三、电子束缺陷检测与 Review

电子束检测可以利用高分辨图像差分，也能使用电压对比发现开路、短路或接触异常：带电结构的电子发射和表面电位不同，会形成亮暗差异。

单束扫描分辨率高但覆盖速度慢，多束系统用许多电子束并行提高面积吞吐量。并行化又引入束间一致性、数据带宽、校准和复杂电子光学问题。

Review 系统通常只访问光学工具报出的候选点，因此可以牺牲全片覆盖换取更高分辨率和分类信息。

四、Charging、Contamination 与 Damage

绝缘材料不能及时泄放入射电荷，会造成图像漂移、亮度变化和束偏转。降低着陆能量、调整扫描策略或使用电荷补偿可以改善，但可能降低信号。

电子束会裂解腔体残余碳氢化合物，在扫描区沉积污染；也可能改变光刻胶、低 k 材料或敏感器件。Recipe 需要在剂量、信噪比和样品损伤之间平衡。

五、自动量测的工程难点

量产工具必须自动完成坐标导航、图形识别、对焦、像散校正、测量和质检。失败模式包括：

找错相似图形；
对焦落在颗粒或错误层；
图形旋转和漂移影响边缘；
测量算法对形貌变化不鲁棒；
重复测量逐渐改变样品。

必须同时监控成功率、异常值和图像质量，不能只保留最终 CD 数字。

六、与其他技术如何互补

技术	优势	限制
光学量测	快、非接触、采样多	模型依赖、空间分辨受限
CD-SEM	高分辨、直接观察局部	慢、二维投影、可能损伤
AFM	三维表面形貌	探针卷积、速度有限
TEM	原子级截面信息	破坏性、制样慢、样本少

实际量产会用参考工具校准在线工具，再用在线工具获得大规模统计。

七、小结

电子束通过多种电子信号观察形貌、材料和电压差异。
CD 来自边缘模型，不由像素尺寸直接决定准确度。
高分辨率的代价是扫描吞吐量、充电、污染和样品作用。
多束、自动导航和图像质检是电子束进入量产的关键工程能力。

参考资料

半导体检测与量测技术（四）：光学缺陷检测原理

Thu, 14 May 2026 10:00:00 +0800

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一片 300 mm 晶圆面积巨大，致命缺陷却可能只有极少数。光学缺陷检测的任务，是在有限时间内扫描大面积、压制正常图形背景，并把值得复查的异常坐标交给后续系统。

一、检测链路

1
2


照明 → 晶圆相互作用 → 收集成像/散射信号 → 校正与配准
 → 背景抑制 → 缺陷候选 → 阈值判定 → 合并、分类与输出

检测器直接获得的是像素或探测通道信号，不是“缺陷真相”。缺陷结果同时取决于光学模式、扫描采样、参考方法和算法阈值。

二、无图形与图形晶圆

无图形晶圆表面背景相对均匀，激光散射系统可以从镜面反射背景中捕获颗粒、凹坑、划伤和雾状异常。检测能力会受材料、表面粗糙度和薄膜干涉影响，同尺寸颗粒在不同表面上的信号并不相同。

图形晶圆的正常结构本身产生强烈信号，系统需要比较：

Die-to-Die：相同位置的不同裸片；
Cell-to-Cell：存储阵列中的重复单元；
Die-to-Database：实测图像与设计或仿真参考。

参考比较能抑制共同背景，但也可能把重复出现的系统性异常一同消除，需要结合其他模式和工艺监控。

三、光学设计的关键权衡

短波长与高 NA 有利于空间分辨和小缺陷信号；
更大视场和更快扫描有利于吞吐量；
多角度、多偏振和多波段有利于区分缺陷与背景；
更高照明功率提高信号，但要考虑样品作用、稳定性和热效应。

系统不会只追求一张最清晰的图片，而是追求在量产节拍下最高的目标缺陷捕获能力。

四、算法为什么决定可用性

配准误差、正常工艺变化和边缘粗糙都可能产生差分信号。算法通常包含：

几何和灰度校正；
亚像素配准；
背景建模与差分；
噪声估计和自适应阈值；
邻近像素合并成 Defect Event；
特征提取、分类和去重。

阈值降低能发现更弱信号，也会产生更多 Nuisance。量产 Recipe 的目标不是最大化原始候选数，而是让有限的 Review 能力集中在真正影响良率的异常上。

五、检测结果为什么需要复查

高速光学图像的像素尺寸和信噪比通常不足以确定纳米缺陷真实形貌。Review 会重新定位缺陷，用高倍率光学或电子束观察并分类；必要时再进入 FIB 截面、TEM 或材料分析。

坐标转换必须处理设备坐标、晶圆旋转、Die 布局和局部偏移。捕获了缺陷但 Review 找不到，可能是坐标误差、缺陷消失、表面污染变化或检测误报。

六、评价检测 Recipe

至少要用有代表性的缺陷样本评估：

Capture Rate：目标缺陷捕获率；
Nuisance Rate：无关候选比例或数量；
Repeatability：重复扫描能否再次找到；
Sizing/Classification Stability：尺寸估计和分类是否稳定；
Throughput：完整扫描和数据处理时间；
Spatial Coverage：边缘、关键层和热点是否覆盖。

只拿少量“容易看见”的缺陷调 Recipe，会高估量产能力。

七、小结

光学检测是在复杂背景中寻找统计异常，不是简单拍照。
无图形与图形晶圆依赖不同的参考和背景抑制方法。
灵敏度、Nuisance 和吞吐量构成核心三角权衡。
高速检测、Review 和失效分析必须通过坐标与分类闭环协同。

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半导体检测与量测技术（三）：光学薄膜与关键尺寸量测

Tue, 12 May 2026 10:00:00 +0800

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光学量测速度快、非接触、适合在线采样，但设备并不是拿光当尺子直接读出纳米值。探测器得到的是光强、相位、光谱或偏振变化，软件再结合物理模型反演结构参数。

1

已知入射光 → 样品相互作用 → 探测信号 → 光学/结构模型 → 参数拟合

理解这条链，才能理解为什么同一份光谱可能得到不同模型结果，以及参考方法为何重要。

一、光与薄膜相遇会发生什么

光到达材料界面时会发生反射、透射、吸收和散射。响应取决于：

波长和入射角；
材料复折射率；
膜层厚度与界面粗糙度；
偏振方向；
图形尺寸、周期和形貌。

多层薄膜中，各界面反射光发生相干叠加，形成随波长变化的干涉特征。膜厚和折射率改变相位与振幅，因此可以从光谱中反推参数。

二、反射光谱量测

反射率系统测量样品反射强度相对参考光的比例。对于已知材料堆叠，光谱振荡和形状可用于求解膜厚与光学常数。

优点是结构相对简单、速度快；限制在于只测强度，参数相关性可能较强。例如厚度与折射率都能改变光谱，若同时未知，解可能不唯一。

可靠 Recipe 需要：

正确的层顺序与材料模型；
合适的波长范围；
仪器基线和参考样校准；
对表面粗糙、梯度和非均匀性的处理；
与截面或其他参考方法做相关性验证。

三、椭偏量测增加了什么信息

椭偏术测量反射前后 P、S 两种偏振分量的振幅比和相位差，通常以 Ψ 和 Δ 表示。相比只测反射强度，它提供更多独立信息，对超薄膜、光学常数和多层结构分析很有价值。

椭偏仪直接测到的仍不是膜厚，而是偏振状态变化。膜厚来自模型拟合，所以：

拟合误差小不保证模型物理正确；
参数过多可能过拟合；
材料数据库必须匹配实际工艺；
不同测量角和波长可帮助降低参数相关性。

四、散射量测如何得到 CD 和形貌

周期性图形会把入射光散射到不同衍射级次。OCD/Scatterometry 测量这些响应，并与电磁模型计算结果比较，反演：

顶部、中部和底部 CD；
结构高度与侧壁角；
Pitch、圆角和底部形貌；
多层厚度和相对偏移。

它适合快速、非破坏地测量规则阵列，但通常要求专用 Target 或足够周期性的结构。模型需要知道材料和结构参数，复杂三维模型的计算量和参数相关性会明显增加。

4.1 Library 与实时回归

一种方法预先计算大量参数组合形成光谱库，测量时寻找最匹配结果；另一种方法实时迭代求解。前者速度快但库规模大，后者灵活但计算成本高。现代系统也会使用降阶模型和机器学习加速，但训练范围外的外推风险仍需控制。

五、分辨率与测量精度不是一回事

光学系统无法在图像中直接分开两个纳米结构，不代表不能测量其平均参数变化。通过高信噪比和物理模型，亚波长结构可以引起可测光谱变化。

但要区分：

Imaging Resolution：空间上区分两个目标的能力；
Parameter Sensitivity：信号对某参数变化的响应；
Precision：重复测量的离散程度；
Accuracy：结果与参考值的一致程度。

模型量测可以具有很高重复性，却因模型错误产生稳定偏差。

六、模型相关性与可辨识性

若两个参数对信号产生相似影响，拟合就难以分别确定它们。例如 CD 增大和侧壁角改变可能在某波段造成相近变化。

改善方法包括：

增加波长、入射角或偏振维度；
固定已由其他工具可靠测得的参数；
设计对目标参数更敏感的量测 Target；
使用 CD-SEM、AFM、TEM 或 X 射线建立参考；
对参数协方差和置信区间做评估，而不只看残差。

量测 Recipe 的核心不是“让拟合曲线最好看”，而是让目标参数在物理上可辨识、可验证。

七、设备硬件链路

典型光学量测系统包含：

稳定宽带或单色光源；
波长选择、偏振和入射光路；
精密晶圆台与自动对焦；
收集光学和光谱探测器；
暗电流、参考通道与系统校准；
Target 识别、信号质检与模型求解软件。

光源老化、光学污染、温度、机械位置和探测器漂移都会改变基线。设备需要用参考样、内部标准和控制图维持长期一致性。

八、从单点到整片晶圆

单点结果不能代表全片。量产 Recipe 会设计中心、边缘、曝光场和高风险区域的采样图，再生成：

平均值与片内均匀性；
径向、环形或扫描方向空间模式；
Field-to-Field 与 Wafer-to-Wafer 变化；
与腔体、Recipe 和时间相关的趋势。

点数越多，空间识别能力越强但吞吐量越低。合理采样应针对已知工艺模式，而不是机械均匀撒点。

九、小结

光学量测直接获取光谱、相位或偏振变化，膜厚和 CD 来自模型反演。
反射测量速度快，椭偏提供更多偏振信息，散射量测适合周期性三维结构。
亚波长结构可以被参数化测量，但这不等同于图像分辨率。
模型、材料常数、参数相关性和参考方法共同决定准确性。
长期校准与空间采样决定设备数据能否进入量产控制。

下一篇将进入另一条主线：明场、暗场和散射如何在整片晶圆上寻找稀少缺陷。

参考资料

半导体检测与量测技术（二）：晶圆制造中的检测与量测全景

Sun, 10 May 2026 10:00:00 +0800

写在前面

晶圆厂里既有寻找缺陷的 Inspection，也有测量参数的 Metrology，还有验证电性能的 Test。三类任务都在判断产品是否正常，但对象、输出和使用方式完全不同。

1
2
3


Inspection：有没有异常，异常在哪里？
Metrology：某个物理量是多少？
Test：器件功能和电性能是否合格？

本文把主要设备、测量对象和数据闭环放到同一张地图中。

一、为什么制造过程不能等到最后再检查

芯片要经历大量重复工艺。如果前层发生系统性偏差，等到最终电测才发现，后续投入的设备时间和材料已经无法挽回。因此晶圆厂会在高风险或关键步骤后设置控制点：

光刻后检查 CD、Overlay 和胶缺陷；
刻蚀后确认形貌、残留和尺寸转移；
沉积后测膜厚、成分和均匀性；
CMP 后测残膜、平坦度和划伤；
清洗后检查颗粒和表面污染；
关键模块后测电阻、漏电或测试结构。

控制点不是越多越好。每次测量都消耗时间、设备能力和晶圆流转成本，需要依据风险、工艺能力和反馈速度设计采样策略。

二、Inspection：从大面积中寻找少数异常

缺陷检测通常扫描较大晶圆区域，输出缺陷坐标、信号强度、尺寸估计和分类特征。主要任务包括：

2.1 无图形晶圆检测

利用散射等信号寻找裸晶圆或均匀薄膜上的颗粒、凹坑、划伤和表面异常。背景相对简单，灵敏度可以很高。

2.2 图形晶圆检测

在复杂重复图形上寻找桥连、断线、残留、缺失结构和随机颗粒。系统常比较 Die-to-Die、Cell-to-Cell 或参考模型，抑制正常图形背景。

2.3 缺陷复查与分类

高速检测给出大量候选点，Review 设备以更高分辨率重新观察，ADC 算法再按形貌和上下文分类。检测、复查和失效分析是不同层级，不能把高速扫描图直接当作最终根因。

三、Metrology：把结构转化为可控制的数字

量测关注明确定义的被测量：

对象	常见输出
CD	线宽、孔径、顶部/底部尺寸
Overlay	两层图形在 X/Y 方向的相对偏移
薄膜	厚度、折射率、消光系数、均匀性
形貌	高度、深度、侧壁角、粗糙度
晶圆几何	翘曲、弯曲、平坦度、边缘形貌
材料	成分、应力、结晶性、掺杂或电阻率

量测结果依赖 Measurement Recipe：测哪里、测什么结构、使用什么模型、如何拟合和过滤。相同设备若 Recipe 不同，结果也不能直接比较。

四、主要技术路线

4.1 光学技术

反射、椭偏、干涉、散射和成像速度快、非接触，适合在线大规模采样。它们通常测得的是光强、相位或偏振变化，再通过模型求出厚度和形貌。

4.2 电子束技术

电子波长短、分辨率高，可用于 CD-SEM、电子束缺陷检测和 Review。代价是扫描范围和吞吐量受限，还要处理充电、污染和电子束对样品的影响。

4.3 探针与扫描探针

AFM 用探针扫描表面，可获取三维形貌和粗糙度，不依赖光学模型；速度、探针形状和接触作用则构成限制。

4.4 X 射线与其他技术

XRR、XRD、XRF、SAXS 等可分析厚度、密度、晶体、成分或复杂三维结构。声学、红外和热成像在封装内部缺陷检测中也有位置。

没有一种技术同时拥有最高分辨率、最高速度、最低损伤和最低成本。量产通常采用高速在线工具与高精度参考工具组合。

五、Recipe、采样和坐标系统

设备得到可靠结果之前，至少要定义：

Wafer、Die、Cell 和层级坐标；
对准标记与旋转方向；
测量点或扫描区域；
目标结构及其上下文；
光学、电子束或算法参数；
判定阈值、过滤与分类规则。

只测几个点无法代表整片晶圆，扫描全片又可能不满足生产节拍。采样需要覆盖中心、边缘、已知空间模式和高风险区域，并根据过程稳定性动态调整。

六、核心性能不是一个“最小纳米数”

评价设备至少要看：

Resolution / Sensitivity：能区分多小变化或捕获多小缺陷；
Repeatability：同条件重复测量的离散程度；
Reproducibility / Matching：跨时间、机台或条件的一致性；
Accuracy / Bias：与参考值的一致程度；
Throughput：单位时间能处理多少晶圆或测点；
Capture Rate：目标缺陷被捕获的比例；
Nuisance Rate：无关事件或误报占用多少复查能力；
Availability：设备可用于生产的时间比例。

更高灵敏度通常会带来更多噪声和误报；更多平均和更密采样通常会牺牲吞吐量。这些指标必须在具体应用下权衡。

七、从设备数据到工艺闭环

检测与量测的价值不止生成报告，而是推动决策：

1
2
3


设备采集 → 数据质检 → SPC/空间分析 → 异常判定
 ↓ ↓
Recipe 与设备校准 ← 根因分析 ← Review/电测/工艺历史

稳定偏差可以进入 Run-to-Run 补偿，缺陷突增可能触发 Hold Lot 和设备检查，跨机差异则需要 Matching 与校准。数据必须关联 Lot、Wafer、Die、层、Recipe、机台、腔体和时间，才可能追溯。

八、小结

Inspection 找异常，Metrology 给量值，Test 验证电性能。
高速检测、缺陷 Review 和失效分析承担不同层级任务。
光学、电子束、探针和 X 射线各有信息优势与吞吐量边界。
Recipe 和采样策略是测量系统的一部分，不只是设备附件。
设备价值最终体现在是否能更早发现漂移并形成工艺控制闭环。

下一篇进入最常见的在线路线：光学系统如何从反射、偏振和散射信号中求出薄膜与三维结构参数。

参考资料

半导体检测与量测技术（一）：尺度单位、核心指标与工程直觉

Fri, 08 May 2026 10:00:00 +0800

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刚进入半导体量检测设备行业时，最先遇到的障碍往往不是某一种设备，而是一连串看似熟悉、实际却很难形成直觉的单位和指标：毫米、微米、纳米、埃，分辨率、准确度、重复性、再现性……

这些词单独查都不难，难的是把它们放进同一幅图里：被测对象到底有多小，设备能看见多小的变化，测量结果又有多可信？

本文先不深入某一种设备原理，而是建立一套阅读规格书和技术资料所需的基础尺度感。后续再遇到膜厚、线宽、套刻、缺陷尺寸等指标时，就不会只剩下一串没有画面的数字。

一、先分清“量检测”中的两个任务

行业里常把 Metrology 和 Inspection 合称为“量检测”，但它们关注的问题并不完全相同。

量测（Metrology）：回答“是多少”。例如线宽是多少、薄膜有多厚、两层图形偏了多少。
检测（Inspection）：回答“有没有异常、异常在哪里”。例如晶圆上是否存在颗粒、刮伤、残留或图形缺陷。

两者会相互配合。检测设备先从大面积晶圆中找出疑似异常位置，量测设备再对关键尺寸或位置进行定量分析。实际产品的边界可能重叠，但阅读资料时先问一句“它是在找异常，还是在给出数值”，通常能快速抓住设备的核心任务。

半导体制造中常见的测量对象包括：

对象	常见英文	关心的问题
关键尺寸	Critical Dimension，CD	线条、间距或孔的尺寸是否符合要求
套刻误差	Overlay	不同工艺层之间是否对准
薄膜厚度	Film Thickness	沉积或生长出的膜有多厚、是否均匀
形貌	Profile / Topography	高度、侧壁角、粗糙度等形状特征如何
缺陷	Defect	是否存在颗粒、划伤、残留或图形异常

二、从毫米一路缩小到纳米

长度的 SI 基本单位是米（m）。毫米、微米和纳米并不是三套不同单位，而是在“米”前加上十进制词头。

名称	符号	相对一米	相邻单位换算
毫米	mm	10⁻³ m	1 mm = 1,000 μm
微米	μm	10⁻⁶ m	1 μm = 1,000 nm
纳米	nm	10⁻⁹ m	1 nm = 1,000 pm
皮米	pm	10⁻¹² m	1 pm = 0.001 nm

最值得记住的是：每跨一级，都是 1,000 倍，而不是 10 倍。

1
2
3
4


1 m
└── 1,000 mm
 └── 1,000,000 μm
 └── 1,000,000,000 nm

换一个更实用的写法：

1
2
3


1 mm = 1,000 μm = 1,000,000 nm
1 μm = 1,000 nm
1 nm = 0.001 μm

单位符号也容易写错：微米是 μm，其中 μ 是希腊字母 mu；纳米是小写的 nm。数字与单位符号之间按 SI 书写规则留空格，例如 20 nm，但词头和单位之间不留空格。

2.1 “埃”是什么

有些材料、晶体或膜厚资料还会使用埃（ångström），符号为 Å：

1
2


1 Å = 0.1 nm = 100 pm
10 Å = 1 nm

Å 不是 SI 单位，但在描述原子尺度、晶格间距和很薄的膜层时仍很常见。看到 30 Å，可以先换算成 3 nm 来理解。

三、给这些数量级找几个“参照物”

只背换算关系很快就会忘，建立直觉更有效的方法是给每个数量级找一个参照物。下面的数值只用于理解数量级，同类物体本身会有明显差异，不应当作测量标准。

参照物	典型数量级	直觉
一张普通纸的厚度	约 0.1 mm，也就是约 100 μm	已经能用手感知
人类头发的直径	数十 μm	肉眼可见，但难以分辨细微变化
细菌	数 μm	通常需要显微镜观察
可见光波长	约 0.4～0.7 μm，即 400～700 nm	进入亚微米尺度
DNA 双螺旋直径	约 2 nm	进入分子尺度
硅原子的尺度	约 0.2 nm 量级	接近原子尺度

假设一根头发直径为 80 μm：

1

80 μm = 80,000 nm

那么 20 nm 大约只是这一直径的四千分之一。这个比例比“20 纳米很小”更有画面感。

还可以做一个缩放实验：如果把 1 nm 放大成 1 mm，相当于放大了一百万倍。在同样比例下：

1 μm 会变成 1 m；
100 μm 会变成 100 m；
一根几十微米粗的头发，会变成几十米粗的柱子。

这就是量检测设备面对的世界：既要在接近整片晶圆的范围内定位，又要识别纳米级的变化。

3.1 面积和体积换算不能只乘一次

长度单位换算很直观，但面积和体积会把换算倍数平方或立方，这是另一个常见错误：

1
2
3


1 mm² = (1,000 μm)² = 1,000,000 μm²
1 μm² = (1,000 nm)² = 1,000,000 nm²
1 μm³ = (1,000 nm)³ = 1,000,000,000 nm³

因此，缺陷的“直径为 1 μm”和“面积为 1 μm²”不是同一种描述，不能直接互换。看到缺陷密度、扫描面积和体积浓度时，也要先确认单位的指数。

四、尺寸小，不等于测量要求只有一个数字

看到“分辨率 1 nm”或“精度 0.1 nm”时，不能只比较数字大小。设备指标描述的是不同能力，如果把它们都理解成“精度”，很容易误判。

4.1 分辨率：能不能区分这么小的变化

分辨率（Resolution） 描述测量系统分辨微小变化的能力。

一把最小刻度为 1 mm 的尺子，很难可靠地区分 10.1 mm 和 10.2 mm。同理，一台设备显示了很多小数位，不代表它真的能分辨相应的物理变化。显示位数不等于分辨率。

在成像系统中，“分辨率”还可能指能否把两个靠得很近的目标区分开；在数值测量系统中，则更强调能否对微小的量值变化作出可信响应。因此，阅读规格时必须结合测量对象和测试方法。

4.2 准确度：离参考值有多近

准确度（Accuracy） 描述测量结果与参考值的一致程度。它是一个定性概念，工程规格通常会进一步用偏差、误差或不确定度等量来表达。

假设标准样件的参考值是 100.0 nm，设备多次测量的平均值是 102.0 nm。结果可能非常稳定，但整体偏高约 2.0 nm。此时设备的重复性可能很好，却存在明显的系统偏差。

4.3 重复性：相同条件下测得稳不稳

重复性（Repeatability） 关注在相同测量方法、设备、位置和较短时间内，对同一对象连续测量时，结果是否集中。

例如连续测量得到：

1

100.1 nm、100.0 nm、100.1 nm、100.0 nm

这些结果很集中，说明短期重复性较好。重复性常用标准差或 3σ 等统计量描述，具体口径必须以规格定义为准。

4.4 再现性：条件变化后还一致吗

再现性（Reproducibility） 关注测量条件发生变化后，结果之间仍能否保持一致。变化可能来自不同设备、不同人员、不同时间、不同实验室或不同环境。

一台设备在十分钟内重复测量很稳定，不代表它隔天、换机台或换环境后仍能得到一致结果。对于产线而言，长期和跨机一致性往往比一次漂亮的短期数据更重要。

4.5 偏差与不确定度

偏差（Bias）：大量测量结果的平均值相对参考值存在的系统性偏移。
测量不确定度（Measurement Uncertainty）：根据现有信息，对测量值可能分散范围的量化描述。

不确定度不是“设备犯错的概率”，也不等同于简单的正负误差。它通常来自重复性、校准、标准样件、算法、环境和取样等多个分量的合成。

五、用靶心理解“准”和“稳”

把参考值想象成靶心，把每次测量结果想象成落点：

情况	落点特征	含义
又准又稳	集中在靶心附近	偏差小，重复性好
稳但不准	聚成一团，但偏离靶心	重复性好，存在系统偏差
准但不稳	分布较散，平均位置接近靶心	平均偏差小，重复性差
既不准也不稳	分布又散又偏	偏差和随机波动都较大

这个模型说明了一个重要事实：设备每次都测出同一个数，不代表这个数就是对的。 稳定的系统误差仍然是误差，需要通过可溯源的标准、校准和测量系统分析来识别。

六、为什么纳米级测量特别难

测量对象进入纳米尺度后，很多在宏观世界中可以忽略的因素都会变得显著。

6.1 振动

地面振动、运动平台、风扇和附近设备都可能影响成像或定位。因此高精度设备会关注隔振、结构模态和运动控制。

6.2 温度

材料会热胀冷缩。即使温度变化很小，当测量范围较大或目标不确定度很小时，热漂移也可能不可忽略。设备预热、恒温和温度补偿因此非常重要。

6.3 空气与污染

气流会引起温度波动和机械扰动，空气折射率变化会影响光学测量。颗粒、湿度以及样品表面状态也可能改变测量结果。

6.4 被测对象本身

纳米结构未必存在一个天然、唯一的“边界”。不同材料对比度、侧壁形状、表面粗糙度和测量方向，都会影响边缘如何定义。设备最终给出的尺寸，往往同时依赖物理信号和算法模型。

6.5 测量可能影响样品

电子束、探针或较强光照都可能与样品发生作用。量测需要在信噪比、速度、样品损伤和成本之间权衡，并不存在对所有场景都最好的单一方案。

七、不要把“制程节点”直接当成一把尺子

7 nm、5 nm、3 nm 这样的先进制程名称很容易让新人误以为：芯片上某个关键结构的宽度就等于这个数字。

在现代工艺中，节点名称更多是代表一代制造技术的商业与技术标识，并不对应一个统一、固定的几何尺寸。同一节点中，栅极、金属间距、接触孔和其他结构有各自的实际尺寸；不同厂商使用相同节点名称，也不意味着所有尺寸和性能完全相同。

因此要把两类数字分开：

节点名称：一代工艺平台的名称；
实际量测值：针对具体结构、具体方向和具体测量方法得到的尺寸。

量检测工作真正面对的是后者。

八、读设备规格书时，至少追问这八件事

以后看到一个很漂亮的纳米级指标，不妨先逐项确认：

测量对象是什么？ 是 CD、膜厚、套刻、台阶高度，还是缺陷尺寸？
指标名称是什么？ 分辨率、重复性、准确度，还是不确定度？
统计口径是什么？ 标准差、3σ、最大值，还是均方根值？
测量条件是什么？ 同点重复、重新对准、换片，还是跨天测试？
量程和视场是什么？ 指标是否只在特定范围或特定模式下成立？
参考值从哪里来？ 是否经过校准，能否追溯到更高等级的标准？
吞吐量是多少？ 更慢、更高剂量或更多次平均是否才得到该指标？
样品有什么限制？ 材料、结构、表面状态和图形方向是否影响结果？

孤立的“0.1 nm”信息量很少。只有测量对象、条件、统计口径和参考体系齐全，这个数字才真正具有可比性。

九、建立尺度直觉的三个练习

9.1 所有数字先换成同一单位

比较 0.08 μm 和 60 nm 时，先统一成纳米：

1

0.08 μm = 80 nm

于是两者的差异一目了然。工程沟通中，单位不统一是最常见也最容易避免的错误之一。

9.2 每个指标都补全“名词”

不要只记“设备能到 1 nm”，而要改写为完整句子：

1

在什么样品、什么条件下，哪个测量量的什么指标是 1 nm？

只要句子补不完整，就说明对这个指标的理解还不够。

9.3 用比例而不是孤立数字思考

如果目标尺寸为 20 nm，测量结果的波动为 1 nm，那么波动相当于目标尺寸的 5%。相同的 1 nm 放到 1 μm 的对象上则只有 0.1%。绝对值必须结合被测尺寸和工艺容差理解。

比例有时也会用百分比或 ppm（parts per million，百万分之一）表示：

1
2
3


1% = 10,000 ppm
0.1% = 1,000 ppm
1 ppm = 0.0001%

但相对指标也不能脱离量程。例如 10 ppm 作用在 1 mm 长度上对应 10 nm，作用在 100 mm 长度上则对应 1 μm。

十、测得出来，还要判断“够不够用”

量检测的目标不是追求一个孤立的最小数字，而是判断测量系统能否支撑工艺控制。

假设某个工艺参数允许的上下限间隔很窄，而测量系统自身的波动已经占据其中很大一部分，那么观察到的变化就很难区分到底来自产品还是来自测量。反过来，即便设备能显示到 0.001 nm，如果其重复性、长期稳定性或校准不确定度远大于这个末位数字，多出来的小数位也没有实际意义。

因此，评价测量能力通常要同时考虑：

被测对象的目标值和工艺容差；
测量系统的分辨率与短期重复性；
跨时间、跨设备的再现性和稳定性；
标准样件与校准链带来的不确定度；
取样位置和数量能否代表整片晶圆或整批产品；
测量速度、样品损伤和设备成本是否可接受。

这里还有一个容易忽略的边界：测量结果只代表实际被测到的样本。 在晶圆上测了十个点，不等于知道了每一个位置；检测到的缺陷数量，也会受到扫描区域、检测阈值和捕获率影响。设备能力、采样策略和统计判断必须放在一起看。

十一、小结

这一篇最重要的不是记住多少参照物，而是建立四层认识：

mm → μm → nm → pm 每相邻一级相差 1,000 倍；1 Å = 0.1 nm。
量测回答“是多少”，检测回答“有没有异常、在哪里”。
分辨率、准确度、重复性、再现性和不确定度描述不同能力，不能统称为一个模糊的“精度”。
任何纳米级指标都必须连同测量对象、条件、统计口径和参考体系一起阅读。
测量能力最终要相对工艺容差、采样范围和使用成本来判断，而不是只看小数位数。

当你能把一个规格数字放回这四层语境中，它就不再只是“小数点后很多位”，而会变成可以分析、比较和质疑的工程信息。

下一篇可以继续梳理半导体量检测设备的主要技术路线：光学、电子束、X 射线和探针分别能看到什么，又各自牺牲了什么。

参考资料

晶圆制造工艺（八）：多重图形化与先进图形控制

Mon, 04 May 2026 10:00:00 +0800

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当目标间距超过单次曝光可稳定分辨的能力时，可以把复杂图形拆成多次形成，这就是多重图形化。它扩展了 DUV 的能力，也显著增加步骤、Overlay、缺陷和成本。

一、为什么需要拆分图形

两个过近图形在光学系统中难以独立成像。设计与工艺可以把它们分配到不同 Mask，在晶圆上分别曝光和加工，最终组合成更密集图形。

拆分必须遵守最小间距和拓扑约束，这个过程称为 Coloring。无法合法分配的版图会形成 Patterning Conflict，需要修改设计。

二、LELE：两次光刻与刻蚀

Litho-Etch-Litho-Etch 将图形分为两组，分别完成光刻和刻蚀。它直观、灵活，但第二次图形必须精确对准第一次：

Overlay 直接转化为最终 Pitch 和 CD 误差；
两套掩模、曝光和刻蚀增加成本；
两次工艺的 CD 和形貌差异会形成奇偶效应。

多次拆分还可扩展为 Triple 或 Quadruple Patterning，但复杂度快速上升。

三、自对准多重图形化

SADP/SAQP 利用 Spacer 定义新边缘：

1

形成 Mandrel → 共形沉积 Spacer → 各向异性刻蚀 → 去除 Mandrel → Spacer 作为掩模

Spacer 厚度决定一部分最终间距，因此对沉积共形性和刻蚀均匀性要求极高。自对准降低了某些关键边缘对曝光 Overlay 的敏感度，却增加了沉积、刻蚀、切割 Mask 和设计限制。

四、EUV 为什么能减少步骤

EUV 使用更短波长，可在一些关键层把原本需要 DUV 多重图形化的图形一次曝光完成。ASML 指出，EUV 单次图形化相较 DUV 多重图形化可减少光刻之外的刻蚀和沉积步骤。

但 EUV 不是“完全消灭多重图形化”：

某些更小 Pitch 仍可能需要拆分；
随机光子和光刻胶化学带来 Stochastic Defect；
掩模三维效应、EUV Pellicle 和缺陷控制仍很复杂；
单机能耗、产能和工艺成本要综合评估。

五、随机缺陷与系统误差

先进图形问题可粗分两类：

系统性误差：模型、焦距、剂量、掩模或工艺偏差造成，可通过校正和反馈改善；
随机缺陷：局部光子、材料或反应涨落造成的 Missing Hole、Bridge、Line Break 等，难以仅靠平均 CD 发现。

平均线宽合格并不代表缺陷率可接受。大面积高速检测、热点抽样和电性结果必须结合。

六、图形控制是跨工艺问题

最终图形由光刻胶成像、硬掩模转移、沉积、刻蚀与清洗共同决定。控制对象包括：

CDU 和 Pitch Walking；
Layer-to-Layer Overlay；
Edge Placement Error；
线边缘与线宽粗糙度；
Cut/Block Mask 位置；
图形塌陷、桥连和断线；
刻蚀后形貌与电性。

EPE 把 CD、Overlay 和形貌等因素统一到“实际边缘相对目标边缘偏了多少”的视角，比孤立看某个指标更接近设计意图。

七、设备与数据协同

先进图形化依赖曝光机、Track、沉积、刻蚀、清洗、量测和缺陷检测共同闭环。计算模型需要用晶圆数据校准，设备校正又要根据产品和图形上下文更新。

减少一次曝光不仅省一台曝光步骤，还可能减少相应的涂胶、显影、刻蚀、清洗、量测和返工风险，所以成本应按完整流程而非单机比较。

八、小结

多重图形化把超出单次成像能力的图形拆分形成。
LELE 灵活但高度依赖层间 Overlay；SADP/SAQP 用 Spacer 自对准换取更多沉积与刻蚀复杂度。
EUV 能减少部分多重图形步骤，但仍面对随机缺陷和工艺整合挑战。
先进图形控制需要从 EPE 和全流程角度整合 CD、Overlay、形貌与缺陷。

至此，“晶圆制造工艺”系列完成。下一阶段将回到已保留的草稿，正式重构“半导体检测与量测技术”系列。

参考资料

晶圆制造工艺（七）：湿法清洗与污染控制

Sat, 02 May 2026 10:00:00 +0800

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晶圆几乎每完成一道关键工艺都可能需要清洗。清洗对象包括颗粒、有机物、金属离子、自然氧化层、光刻胶和刻蚀残留，而不同污染物需要不同化学与物理机制。

一、污染从哪里来

空气、FOUP 和机械接触带来的颗粒；
腔体壁、薄膜剥落和耗材磨损；
光刻胶与有机残留；
金属交叉污染；
刻蚀聚合物和反应副产物；
CMP Slurry 与磨粒；
水痕和干燥残留；
人员、维护和化学品供应系统。

颗粒尺寸相同，落在关键图形、划片道或空白区的影响不同；污染控制最终要结合位置和后续工艺判断风险。

二、批式与单片清洗

批式湿法槽一次处理多片晶圆，吞吐量高、化学条件一致，但交叉污染和大批风险需要管理。单片清洗逐片喷淋、旋转和干燥，配方灵活、追踪清晰，更适合一些先进结构。

常用作用机制包括化学氧化/溶解、表面电荷调节、兆声或喷射产生的机械力，以及旋转甩干和 Marangoni 干燥。

三、典型清洗目标

3.1 有机物与颗粒

氧化性化学体系可分解有机污染，碱性体系配合过氧化物常用于颗粒去除。兆声有助于克服颗粒附着力，但能量过高可能损伤脆弱图形。

3.2 金属污染

酸性体系可溶解或络合某些金属离子。痕量金属可能改变载流子寿命、漏电和栅介质可靠性，要求极低背景与严格材料分区。

3.3 氧化层与残留

含氟化学可去除二氧化硅或自然氧化层，但会改变表面终止状态并存在材料选择性风险。刻蚀后残留通常需要针对其聚合物和无机成分组合处理。

具体化学配比属于工艺 Recipe，不能脱离材料堆叠照搬。

四、清洗也会制造缺陷

清洗的副作用包括：

细小结构塌陷；
表面粗糙化和腐蚀；
高纵横比结构内液体残留；
水痕和干燥斑；
兆声损伤；
背面与边缘交叉污染；
化学品残留和材料损失。

因此目标不是“作用越强越干净”，而是在缺陷去除率、材料损失、结构损伤和吞吐量之间找到窗口。

五、洁净度如何验证

常见方法包括：

裸片表面颗粒扫描；
图形晶圆缺陷检测；
TXRF、ICP-MS 等痕量金属分析；
接触角和表面化学分析；
膜厚、粗糙度与材料损失量测；
Monitor Wafer 与设备基线；
后续电性和良率关联。

检测不到不等于绝对没有污染，只表示在特定采样、灵敏度和方法下未检出。

六、设备与厂务控制

清洗设备依赖超纯水、化学品配送、过滤、排风和废液系统。槽体、管路、阀门、喷嘴和晶圆接触材料必须兼容化学品并控制析出。

Recipe 管理还要记录化学液寿命、温度、浓度、流量和更换历史。污染控制是设备、耗材、厂务、搬运和维护共同构成的系统工程。

七、小结

清洗针对颗粒、有机物、金属和工艺残留采用不同机制。
批式与单片清洗在吞吐量、灵活性和风险上各有优势。
清洗可能引入腐蚀、塌陷、水痕和交叉污染。
“未检出”必须连同检测方法和灵敏度理解。

参考资料

晶圆制造工艺（六）：CMP 化学机械平坦化

Thu, 30 Apr 2026 10:00:00 +0800

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多层制造会不断产生台阶。如果不把表面重新变平，光刻景深、薄膜覆盖和后续对准都会恶化。CMP 通过化学反应软化或改变表面，再由磨粒和抛光垫机械去除材料。

一、CMP 不是简单磨平

CMP 系统通常包含抛光盘、Pad、Carrier Head、Slurry 供给、修整器和清洗模块。晶圆被压向旋转抛光垫，在相对运动和化学液作用下去除材料。

主要输入包括下压力、分区压力、转速、流量、温度、时间以及 Pad 和 Slurry 状态。化学与机械作用的比例随铜、氧化物、钨等材料体系变化。

二、为什么需要选择性

CMP 常要去除填充在沟槽上方的多余材料，同时停在介质或阻挡层上。Slurry 化学、磨粒、抑制剂和终点控制共同决定选择比。

去除不足会残留导电材料导致短路；去除过多又可能侵蚀目标结构、改变线高或增加电阻。

三、Dishing、Erosion 与图形依赖

Dishing：较宽、较软区域被过度抛光，形成凹陷；
Erosion：密集图形区域的介质和结构整体降低；
Within-Wafer Non-Uniformity：中心到边缘去除量不同；
Scratch：颗粒团聚、Pad 或污染产生划伤；
Residue：Slurry、金属或有机物残留。

局部图形密度会影响抛光结果，因此设计中常加入 Dummy Fill 改善密度均匀性，但它也会影响寄生参数和版图。

四、Pad 与 Slurry 为什么需要管理

Pad 表面会随抛光发生釉化和纹理变化，修整器通过金刚石等结构恢复表面状态。Slurry 的粒径、pH、氧化剂和流量变化会改变速率、缺陷和选择性。

同一 Recipe 不代表相同过程：Pad 寿命、修整状态、管路沉积、温度与耗材批次都会造成漂移。设备维护和耗材追踪必须进入过程控制。

五、终点与量测

CMP 可使用电机电流、光学、涡流或其他信号判断层界面，再结合时间 Over-Polish 保证全片清除。常见结果量测包括：

膜厚和残膜；
台阶高度与全局平坦度；
四探针或金属电阻；
划伤、颗粒和残留缺陷；
晶圆边缘和背面污染。

平坦化不能只看平均膜厚：局部 Dishing 可能被全片平均值完全掩盖。

六、CMP 后清洗

抛光后表面带有磨粒、化学液、金属离子和有机残留，必须立即清洗。刷洗、兆声、化学液和干燥要去除污染，同时避免划伤、腐蚀与水痕。

CMP 和 Post-CMP Clean 应被视为联合模块；抛光形貌合格但清洗引入颗粒，仍然会造成后续失效。

七、小结

CMP 依靠化学反应和机械作用协同平坦化。
选择性、均匀性和终点决定是否既清除多余材料又保护目标结构。
Dishing、Erosion 和划伤具有明显图形与耗材依赖。
Pad、Slurry、后清洗和局部形貌必须纳入完整控制。

参考资料

晶圆制造工艺（五）：离子注入、扩散与退火

Tue, 28 Apr 2026 10:00:00 +0800

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半导体器件需要在精确位置形成不同导电特性的区域。离子注入负责把选定元素送入晶体，热处理则修复损伤、激活掺杂并控制扩散。两者必须作为一套联合工艺理解。

一、离子注入如何工作

注入机把掺杂源电离，经质量分析选择目标离子，再用电场加速并扫描晶圆。核心参数是：

Species：注入元素；
Dose：单位面积注入的离子数量；
Energy：影响平均注入深度；
Angle：控制沟道效应和三维结构覆盖；
Beam Current：影响生产率与热负荷。

能量并不唯一决定深度，离子质量、靶材、晶向和后续热处理也会影响最终分布。

二、为什么需要质量分析与电荷中和

离子源会产生不同元素、分子和电荷态。磁场按质荷比分离离子，避免错误种类或高能污染进入晶圆。束流监控用于计算剂量和均匀性。

正离子束可能在绝缘表面积累电荷，损伤薄介质或造成测量误差，因此设备会使用电子中和等手段。颗粒、金属污染和束流能量纯度同样是关键指标。

三、晶格损伤与 Channeling

高速离子进入晶体后与原子碰撞，会造成空位、间隙原子甚至局部非晶化。注入得到的掺杂原子也不一定立即位于能贡献载流子的晶格位置。

若离子沿特定晶向进入开放通道，可能比预期穿得更深，这称为 Channeling。设备通过晶圆倾角、扭角、屏蔽层或预非晶化等方法控制它。

四、退火完成了什么

退火至少承担两项任务：

修复注入造成的晶格损伤；
让掺杂原子进入合适晶格位置并电学激活。

炉管退火适合批量长时间热处理；RTP/RTA 通过快速升降温缩短高温时间；激光或闪光退火可提供更短、更局部的热过程。

热预算越大，修复和激活可能更充分，但掺杂也会扩散，使结变深、轮廓变宽。先进器件需要在激活率与空间约束之间平衡。

五、扩散还重要吗

现代超浅结主要依赖离子注入精确控制剂量和深度，但扩散仍存在于热处理中，也用于某些器件和材料体系。扩散速度受温度、时间、浓度、晶体缺陷和材料影响。

三维器件还暴露了直线束注入的局限：侧壁和被遮挡区域难以均匀到达。Applied Materials 将束线注入分为高电流、中电流和高能量等类型，并使用等离子体掺杂处理需要高剂量或共形掺杂的场景。

六、如何验证注入结果

直接验证掺杂并不容易，常组合使用：

SIMS 测元素浓度随深度分布；
片电阻量测反映激活后的导电能力；
SRP、Hall 等电学方法分析载流子；
TEM 或缺陷分析观察晶格损伤；
器件 Vth、漏电和结特性验证最终效果。

元素“在里面”不等于已经电学激活，化学浓度也不等于有效载流子浓度。

七、小结

注入种类、剂量、能量和角度共同定义初始掺杂分布。
离子注入会损伤晶格并可能产生 Channeling。
退火修复损伤、激活掺杂，同时也会引起扩散。
掺杂验证需要材料深度分析与电学结果结合。

参考资料

晶圆制造工艺（四）：薄膜沉积——PVD、CVD 与 ALD

Sun, 26 Apr 2026 10:00:00 +0800

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芯片不是在一块硅上简单“刻”出来的，而是由半导体、绝缘体和导体薄膜逐层构成。沉积工艺要回答：沉积什么材料、多厚、覆盖到哪里、界面是否洁净、成分和应力是否合格。

一、先区分生长与沉积

热氧化消耗硅并生长二氧化硅；外延延续衬底晶格生长单晶层；PVD、CVD 和 ALD 则把外来材料沉积在表面。它们都能“形成薄膜”，但反应机制和界面不同。

薄膜功能包括栅介质、阻挡层、金属互连、硬掩模、间隔层、钝化层和光学膜。不存在适合所有材料和结构的沉积方法。

二、PVD：从靶材搬运原子

PVD 常通过等离子体离子轰击靶材，使原子溅射出来并沉积到晶圆。它适合许多金属和阻挡层，速率较高、材料纯度好。

但 PVD 具有明显视线特性，对高深宽比结构的底部和侧壁覆盖有限。调整压力、功率、偏压和准直方式可以改善覆盖，却要权衡速率、损伤和颗粒。

三、CVD：让前驱体在表面反应

CVD 把气态前驱体输送到晶圆表面，通过热、等离子体或其他能量驱动化学反应形成薄膜，副产物被抽走。

常见类型包括 LPCVD、PECVD 和金属有机 CVD。CVD 通常比 PVD 具有更好的复杂结构覆盖能力，但沉积温度、前驱体残留、气相成核和膜应力需要控制。

PECVD 利用等离子体降低反应温度，适合热预算受限的后段工艺；等离子体也可能引入离子损伤或氢相关影响。

四、ALD：按表面反应循环生长

ALD 将两个或多个前驱体交替送入腔体，每一步依靠自限制表面反应：

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前驱体 A → 吹扫 → 前驱体 B → 吹扫 = 一个循环

循环次数控制厚度，因此 ALD 擅长亚纳米级厚度控制和高深宽比结构的共形覆盖。代价是沉积速率通常较低，对前驱体化学、表面活性和吹扫完整性要求高。

“每循环一层原子”只是通俗说法。实际生长量取决于材料、表面和工艺条件，并不总是完整单原子层。

五、外延为什么特殊

外延层按照衬底晶体取向生长，可用于沟道、源漏、应变工程和功率器件漂移层。外延不仅要求厚度与成分，还要控制晶格缺陷、掺杂、选择性和界面洁净度。

选择性外延希望只在暴露的晶体区域生长，而不在介质上成核。图形尺寸和表面状态可能导致 Loading 效应，使局部生长速率与形貌不同。

六、薄膜的关键质量指标

指标	影响
厚度与均匀性	电学、光学和后续尺寸
成分与化学计量比	电阻率、介电常数、反应性
共形性	三维结构侧壁和底部覆盖
应力	晶圆翘曲、开裂、器件性能
粗糙度	界面散射、图形转移和可靠性
缺陷与颗粒	短路、开路和局部失效
界面质量	接触电阻、陷阱与附着力

测量技术包括椭偏、反射、XRR、四探针、应力/翘曲、光学缺陷检测以及截面分析。量测模型必须匹配真实材料堆叠，否则漂亮的拟合也可能得到错误厚度。

七、小结

PVD 适合许多金属，但复杂结构覆盖受到视线特性限制。
CVD 依靠表面化学反应，材料范围和覆盖能力更灵活。
ALD 通过自限制循环获得精细厚度控制和高共形性，但吞吐量较低。
薄膜评价不能只看厚度，还要看成分、应力、界面、覆盖和缺陷。

参考资料

晶圆制造工艺（三）：刻蚀——如何形成微纳结构

Fri, 24 Apr 2026 10:00:00 +0800

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光刻在胶上定义图形，刻蚀负责把图形转移到下层材料。先进刻蚀面对的不只是“去掉多少”，还要决定去除方向、材料选择性、侧壁形貌、片内均匀性和表面损伤。

一、湿法与干法刻蚀

1.1 湿法刻蚀

晶圆浸入或接触化学溶液，材料通过化学反应溶解。优点是设备相对简单、吞吐量高、某些材料选择性好；缺点是常呈各向同性，容易在掩模下方产生横向钻蚀。

晶向相关湿法刻蚀也可表现出方向性，因为不同晶面的反应速率不同。不能简单把“湿法”与“各向同性”完全等同。

1.2 干法刻蚀

干法刻蚀通常在低压腔体中产生等离子体：

活性自由基与材料发生化学反应；
带电离子受鞘层电场加速，提供方向性轰击；
挥发性反应产物被真空系统排出。

RIE 等工艺通过化学反应与物理轰击组合，实现微细图形的垂直转移。

二、刻蚀的五个核心指标

指标	含义
Etch Rate	目标材料去除速度
Selectivity	目标材料相对掩模或停止层的去除比
Anisotropy	垂直与横向刻蚀的差异
Uniformity	片内、片间和批间一致性
Profile	侧壁角、底部、顶部和局部形貌

高刻蚀速率不自动等于好工艺。若选择比不足，掩模会提前耗尽；若侧壁保护过强，可能产生残留；若离子能量过高，又可能造成晶格或介质损伤。

三、等离子体设备控制什么

Recipe 常包含气体种类与流量、腔压、源功率、偏置功率、温度和时间。这些输入影响等离子体密度、离子能量、自由基组成和表面反应。

静电吸盘固定晶圆，背面氦气帮助热传导；温度会改变反应和聚合物沉积。腔壁状态也会影响工艺，所以清腔、Seasoning 和耗材寿命是重复性的一部分。

四、终点检测与过刻蚀

只按固定时间刻蚀会受到膜厚和速率变化影响。终点检测可观察等离子体发光、反射或其他信号，判断目标层是否被穿透。

实际工艺常在终点后继续一定比例的 Over-Etch，确保片内较慢区域也清除干净。但过刻蚀过多会侵蚀停止层、扩大 CD 偏差和增加损伤。

五、先进结构的典型难题

ARDE：高深宽比或小开口结构刻蚀更慢；
Microloading：局部图形密度影响反应物供给和产物排出；
Bow / Taper：侧壁弯曲或锥化；
Notching：界面附近发生横向侵蚀；
Residue：底部或侧壁残留；
Roughness：边缘粗糙度被转移或放大；
Charging Damage：绝缘结构积累电荷导致损伤。

3D NAND 通道孔、FinFET 鳍片和 GAA 选择性释放都要求不同的刻蚀方案，没有一种“最强等离子体”可以通吃。

六、刻蚀后如何判断合格

需要把多个结果结合起来：

顶部和底部 CD；
深度、侧壁角和轮廓；
残膜与停止层损失；
片内均匀性；
缺陷、残留和颗粒；
电学漏电与可靠性。

CD-SEM 提供局部二维尺寸，截面 SEM/TEM 观察结构，散射量测可高速反演三维形貌，残留和成分还可能需要光谱或表面分析。

七、小结

湿法刻蚀依靠溶液反应，干法刻蚀利用等离子体化学与离子轰击。
速率、选择比、方向性、均匀性和形貌必须共同优化。
腔体状态、晶圆温度和终点控制决定量产重复性。
高深宽比结构把传质、充电和形貌控制推到新的难度。

参考资料

晶圆制造工艺（二）：光刻——如何把图形转移到晶圆

Wed, 22 Apr 2026 10:00:00 +0800

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光刻决定图形“放在哪里、长什么样”，但曝光机不会直接在硅上刻出晶体管。它把掩模图形投影到感光材料，形成供后续刻蚀、注入或沉积使用的临时掩模。

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表面处理 → 涂胶 → 软烘 → 对准与曝光 → 后烘 → 显影 → 检查 → 图形转移

一、光刻胶如何记录图形

光刻胶是对光或辐射敏感的聚合物体系。正胶的曝光区域在显影时更易溶解，负胶则相反。实际胶材还包含光酸发生剂、溶剂和添加剂，曝光后的化学反应与烘烤共同决定最终图形。

涂胶前要控制表面洁净度和润湿性；旋涂决定膜厚与均匀性；边缘去胶避免背面污染和搬运问题。胶厚不是越薄越好：薄胶利于分辨率，却必须承受后续刻蚀。

二、曝光系统做了什么

步进扫描式曝光系统把 Reticle 上局部图形缩小投影到晶圆一个曝光场，并通过晶圆台和掩模台同步扫描覆盖整片晶圆。

影响成像的核心量包括波长、数值孔径和工艺因子。更短波长、更高 NA 通常有利于分辨更小图形，但景深、光学复杂度、掩模效应和成本也随之变化。

DUV 使用深紫外光，干式和浸没式系统仍承担大量关键与非关键层；
EUV 使用 13.5 nm 波长，在真空中通过反射光学传输；
High-NA EUV 将数值孔径从 0.33 提高到 0.55，以继续扩展分辨能力。

EUV 波长为 13.5 nm，不代表只能打印 13.5 nm 图形，也不代表节点尺寸等于波长。实际能力来自光学、掩模、光刻胶、计算模型和过程控制的整体协同。

三、Focus、Dose 与 Process Window

Focus 决定晶圆表面是否位于最佳成像平面；
Dose 决定光刻胶接收的曝光能量；
两者共同影响 CD、侧壁和缺陷。

工程上会通过 Focus-Exposure Matrix 寻找满足 CD 和图形质量要求的窗口。晶圆翘曲、膜层形貌、胶厚、设备漂移和掩模差异都会消耗窗口。

因此自动对焦、调平、晶圆台定位、光源稳定和曝光场间校正都是光刻系统的重要组成，不只是镜头分辨率。

四、Overlay 为什么难

芯片由许多层叠加而成，新图形必须与已有图形对准。Overlay 误差可能来自：

晶圆平移、旋转和缩放；
掩模与晶圆形变；
镜头像差和扫描动态误差；
工艺引起的晶圆应力与非线性畸变；
对准标记损伤或信号变化。

设备通过对准标记、模型拟合和场级校正减少误差。Overlay 是统计分布，不应只看单个点或单个最大值。

五、计算光刻与 OPC

当图形接近成像极限时，晶圆上的结果不会忠实复制掩模几何。光的衍射、邻近图形和工艺过程会使线端缩短、拐角圆化或密集与孤立图形偏差。

OPC 会有意修改掩模形状，使经过光学与工艺系统后得到目标晶圆图形。计算光刻还包含光源掩模协同优化、模型校准和热点检查。掩模看起来“不像目标图形”可能正是为了晶圆结果更像目标。

六、常见缺陷与量测

光刻相关异常包括未显影、胶残留、桥连、断线、塌胶、颗粒、曝光场拼接和 CD 漂移。常见控制手段包括：

胶厚与均匀性量测；
显影后检查；
CD-SEM 或光学 CD；
Overlay 量测；
缺陷检测与热点复查；
曝光设备和 Track 的传感器数据。

显影后合格也不保证刻蚀后合格，因为胶图形还会在刻蚀中发生收缩和形貌变化。

七、小结

光刻在光刻胶中生成临时图形，真正材料结构由后续工艺完成。
分辨率来自波长、NA、光刻胶、掩模、计算模型和过程控制共同作用。
Focus、Dose 和 Overlay 是量产控制的核心维度。
OPC 的目标是修正完整成像链，而不是让掩模外观好看。

参考资料

晶圆制造工艺（一）：从裸晶圆到芯片的完整流程

Mon, 20 Apr 2026 10:00:00 +0800

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晶圆制造不是一条“光刻一次、刻蚀一次”的直线，而是把薄膜形成、图形转移、材料去除、掺杂、热处理和平坦化反复组合，在晶圆上逐层构建晶体管与互连。

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裸晶圆
 ↓ 清洗与表面准备
薄膜形成 → 涂胶 → 曝光 → 显影 → 刻蚀/注入 → 去胶 → 清洗
 ↓ 上述模块反复数十至上百次
晶体管（FEOL）→ 接触（MOL）→ 多层互连（BEOL）

本文先建立全景，后续各篇再拆解关键工艺。

一、起点不是普通的“硅片”

晶圆厂接收的是经过提纯、单晶生长、切片、倒角、研磨、抛光和清洗的制造级晶圆。来料需要满足晶向、电阻率、厚度、平坦度、翘曲、颗粒和晶体缺陷等要求。

晶圆进入产线后会获得唯一身份，并以 Lot、Wafer ID、FOUP 和设备历史贯穿制造。先进制造周期长、步骤多，可追溯性与工艺本身同样重要。

二、六类核心操作

2.1 形成材料

氧化、外延、PVD、CVD、ALD 和电镀等方法在表面形成半导体、介质或导体。不同方法在材料种类、覆盖性、温度、速率和损伤之间权衡。

2.2 形成图形

涂胶、曝光和显影把掩模图形转移到光刻胶。光刻胶通常只是临时掩模，真正结构还要通过后续刻蚀、注入或沉积形成。

2.3 去除材料

干法刻蚀利用等离子体实现方向性和选择性；湿法刻蚀利用化学溶液反应。工艺要同时控制速率、选择比、均匀性、侧壁和损伤。

2.4 改变材料

离子注入精确引入掺杂元素，退火修复晶格并激活掺杂；等离子体、紫外和热处理也可改变薄膜性质。

2.5 平坦化

CMP 结合化学反应与机械作用去除高处材料。没有周期性平坦化，多层结构的高低起伏会快速累积，使后续光刻失焦和互连失败。

2.6 清洗

清洗贯穿几乎所有模块，用于去除颗粒、有机物、金属、自然氧化层和工艺残留。清洗不只是“洗干净”，还要避免腐蚀、粗糙化、水痕和交叉污染。

三、FEOL、MOL 与 BEOL

阶段	主要任务	典型结构
FEOL	形成有源器件	隔离、栅极、源漏、鳍片或纳米片
MOL	把器件接到互连	接触孔、局部互连
BEOL	构建信号和电源网络	多层金属线、通孔、层间介质

BEOL 对低电阻、低寄生电容和可靠性要求很高。随着线宽缩小，互连电阻、阻挡层占比和通孔可靠性可能比晶体管本身更限制系统性能。

四、为什么工艺必须反复

一个结构常需要多次循环才能完成。例如形成一层金属互连可能经历介质沉积、光刻、刻蚀沟槽与通孔、阻挡层和金属填充、CMP、清洗和检测。芯片包含许多器件层与互连层，所以整套循环不断重复。

ASML 将芯片描述为在硅晶圆上逐层构建互连图形的“微型高楼”，并指出制造过程中持续进行检测与量测，再将结果反馈给设备以稳定工艺。

五、工艺窗口与过程控制

工艺并不是只有一个完美设定点，而是在一定参数范围内能持续得到合格结果，这个范围称为工艺窗口。输入包括温度、压力、气体流量、功率、时间、焦距和剂量，输出则包括膜厚、CD、Overlay、缺陷和电性。

量产控制通常结合：

设备传感器和 FDC；
在线膜厚、CD、Overlay 与缺陷检测；
测试结构和电性监控；
SPC 与 Run-to-Run 调节；
失效分析和良率数据。

单次结果合格不等于过程稳定。趋势漂移、腔体差异和批间变化必须在造成大量报废前被发现。

六、小结

晶圆制造是材料形成、图形化、去除、改性、平坦化和清洗的重复组合。
FEOL 造器件，MOL 连接器件，BEOL 构建多层互连。
每道工艺都存在输入、输出和工艺窗口，不能只记录 Recipe 设定值。
检测、量测、电性监控和设备数据共同构成过程控制闭环。

下一篇从最具代表性的图形化工艺开始：光刻如何把版图准确转移到晶圆。

参考资料

半导体基础（六）：从晶圆制造到封装测试

Thu, 16 Apr 2026 10:00:00 +0800

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一颗芯片从设计到交付，要经过设计、掩模、晶圆制造、晶圆测试、封装和最终测试。行业常把制造环节概括为“前道”和“后道”，但不同公司和语境对边界的说法并不完全一致。

本文不深入每种工艺原理，而是建立端到端流程地图，并说明检测、量测和测试分别出现在哪里。

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规格与芯片设计
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版图、验证与掩模
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晶圆制造（Wafer Fabrication）
 ↓
晶圆测试（Wafer Sort / Probe）
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切割、封装与组装
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最终测试（Final Test）
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系统级验证与出货

一、先分清产业链中的几种公司

1.1 Fabless

无晶圆厂设计公司负责芯片定义、设计和验证，把制造委托给代工厂。它并非“没有硬件能力”，而是商业模式中不自建大规模晶圆厂。

1.2 Foundry

晶圆代工厂根据客户设计和 PDK 完成晶圆制造，也可能提供先进封装或生态服务。客户交付的不是一张普通图片，而是经过设计规则检查、时序和物理验证的版图数据。

1.3 IDM

垂直整合制造商同时拥有设计和制造能力，业务范围可能覆盖晶圆厂、封装与测试。不同 IDM 的外包程度仍可能不同。

1.4 OSAT

封装测试服务商主要承接晶圆测试、组装、封装和最终测试。先进封装发展后，OSAT、Foundry 和 IDM 的业务边界正在交叉。

这些是商业与能力边界，不是技术优劣排名。同一产品可能由多家公司协同完成。

二、设计阶段：先在数据中造出芯片

芯片制造从需求开始。设计团队要完成：

产品规格和系统架构；
RTL、模拟或定制电路设计；
功能验证与形式验证；
逻辑综合、布局布线和时序收敛；
电源完整性、信号完整性和可靠性分析；
DRC、LVS 等物理验证；
Tape-out，向制造环节交付最终版图数据。

2.1 PDK 是设计与制造的合同

Process Design Kit（PDK） 把制造能力转换为设计者可使用的规则和模型，通常包括：

设计规则；
器件电学模型；
层定义和版图规则；
参数化单元；
验证规则文件；
可靠性与使用限制。

设计不能随意画出任意几何图形。满足 PDK 规则，是版图能够被目标工艺可靠制造的基础，但并不保证第一次投片就一定达到所有产品目标。

三、掩模：把版图变成光刻模板

芯片包含许多需要分别图形化的层，每个关键图层要转换为光掩模或相关曝光数据。掩模制造本身也是高精度过程，需要电子束写入、显影、刻蚀、清洗、检测、修复和尺寸量测。

掩模上的缺陷可能在晶圆上重复打印，因此其缺陷控制非常严格。EUV 光刻还涉及反射式掩模、多层膜、掩模三维效应与保护膜等特殊问题。

“一次 Tape-out 只做一张掩模”是错误理解。一个工艺流程通常需要一套包含多个层级的掩模，具体数量由产品和工艺决定。

四、前道：在晶圆上制造器件和互连

广义的晶圆制造会把薄膜和图形一层层构建到晶圆上。ASML 将芯片制造概括为多个关键步骤反复循环，直到形成完整集成电路。

4.1 重复出现的核心工艺

工艺	目的
清洗	去除颗粒、有机物、金属与工艺残留
沉积	生长或覆盖导体、介质、半导体等薄膜
涂胶与光刻	把设计图形转移到光刻胶
刻蚀	按胶图形选择性去除下层材料
离子注入	在指定区域引入掺杂元素
退火	修复晶格损伤、激活掺杂或改变材料状态
CMP	通过化学与机械作用实现平坦化
检测与量测	找缺陷、测参数并向工艺反馈

ASML 指出，芯片通过在硅晶圆上构建多层互连图形制成，沉积、图形化和材料去除会反复进行；整个过程中持续量测和检测，并把结果反馈给设备以稳定工艺。

4.2 FEOL、MOL 与 BEOL

晶圆制造内部还常细分为：

FEOL（Front End of Line）：形成晶体管有源区、栅极、源漏等；
MOL（Middle of Line）：形成器件到第一层互连之间的接触结构；
BEOL（Back End of Line）：构建多层金属互连和层间介质。

注意：BEOL 是晶圆厂内部的互连后段，不完全等于产业链中封装测试意义上的“后道”。这是新手非常容易混淆的两个“后端”。

五、检测、量测和电性监控如何穿插其中

制造不是全部步骤做完才检查。高价值工艺后通常会设置过程控制点：

缺陷检测（Inspection）：寻找颗粒、刮伤、残留、桥连、断线等异常；
量测（Metrology）：测量 CD、Overlay、膜厚、形貌、应力等参数；
电性监控：利用测试结构测电阻、漏电、击穿、阈值等电学结果；
Review / Analysis：对疑似缺陷进行复查、分类和根因分析。

这些数据支持 SPC、设备匹配、Run-to-Run 调节和异常批次处置。检测覆盖越多通常越容易发现问题，但也会消耗设备时间和成本，因此采样策略本身是工程优化问题。

六、晶圆测试：在切割前找出合格裸片

晶圆制造完成后，探针台和测试机对裸片执行电学测试，常称为：

Wafer Sort；
Wafer Probe；
Circuit Probe，CP。

探针卡把测试机通道连接到裸片焊盘或凸点。测试项目可能包括功能、参数、速度、功耗和边界条件，最终形成 Wafer Map。

6.1 Inspection 与 Test 不一样

Inspection 主要根据光学、电子束等信号寻找物理异常；
Metrology 对几何或材料参数做定量测量；
Test 给器件施加电信号，判断功能和电性能。

检测设备发现的缺陷不一定导致电测失败，电测失败也可能没有可见表面缺陷。三类信息需要通过坐标关联和数据分析互相验证。

七、后道：把合格裸片变成可用器件

典型封装组装可能包含：

晶圆减薄；
背面处理或临时键合；
晶圆切割；
裸片拾取和固晶；
引线键合或倒装互连；
塑封、底部填充或盖板封装；
植球、电镀和成形；
切单、外观检查和标记。

不同封装路线会大幅改变顺序。例如 Fan-Out 可能先重构晶圆再形成 RDL；2.5D/3D 封装会使用中介层、TSV 和多裸片组装；混合键合则要求极高的表面平坦度、洁净度和对准精度。

先进封装不只是给芯片加一个外壳，而是在系统层面继续完成高密度互连和功能集成。

八、最终测试与可靠性筛选

封装完成后还要进行 Final Test，确认器件在规定条件下满足产品规格。根据产品要求，可能还包括：

不同温度下的功能与参数测试；
高低电压、速度和功耗分档；
Burn-in 或其他早期失效筛选；
系统级测试；
可靠性抽样与认证试验。

测试结果可能用于 Bin 分类，把器件按功能、性能或失效类型分组。通过测试也不表示永不失效；测试覆盖率、应力条件和可靠性模型共同决定出货质量保证能力。

九、一条问题如何跨环节追踪

假设最终测试发现某一区域裸片漏电偏高，调查可能沿数据链向前追溯：

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Final Test 失效分布
 ↓ 与封装批次、位置关联
Wafer Sort 参数分布
 ↓ 与晶圆坐标关联
在线电性监控
 ↓ 与工艺批次、机台、腔体关联
CD / 膜厚 / 缺陷数据
 ↓
具体工艺步骤与设备状态

真正的良率提升依赖可追溯数据，而不是单台设备给出一个“Pass/Fail”。Lot、Wafer、Die、Recipe、机台和时间等标识必须贯穿系统。

十、前道与后道的边界为什么越来越模糊

传统上，前道强调晶圆级器件制造，后道强调切割、封装与测试。现在边界正在变化：

晶圆级封装在整片晶圆上完成部分封装结构；
TSV 和 RDL 使用类似晶圆厂的沉积、光刻和刻蚀；
混合键合需要接近前道水平的平坦度、颗粒与 Overlay 控制；
Chiplet 把多个不同工艺裸片集成为一个系统；
Foundry、IDM 和 OSAT 都可能参与先进封装。

因此沟通时最好直接说具体环节，如“晶圆制造 BEOL”“晶圆测试”“Assembly”或“Advanced Packaging”，不要只说含义模糊的“后端”。

十一、小结

芯片制造从设计和掩模开始，经过晶圆制造、晶圆测试、封装和最终测试。
PDK 把制造能力转化为设计规则和器件模型，是设计与工艺之间的重要接口。
晶圆制造通过沉积、光刻、刻蚀、掺杂、清洗和 CMP 等步骤反复构建多层结构。
FEOL/MOL/BEOL 是晶圆厂内部划分，其中 BEOL 不等同于封装测试“后道”。
Inspection、Metrology 和 Test 分别回答缺陷、量值和电性能问题，不能混用。
先进封装把晶圆级工艺与系统集成结合，使传统前后道边界逐渐模糊。

至此，“半导体基础”系列完成了从材料、器件、节点、产品类型到制造流程的第一轮知识地图。后续“晶圆制造工艺”系列将逐项深入光刻、刻蚀、沉积、掺杂、CMP 和清洗。

参考资料

半导体基础（五）：逻辑、存储、模拟与功率芯片

Tue, 14 Apr 2026 10:00:00 +0800

写在前面

“芯片”不是一种单一产品。CPU、DRAM、NAND、ADC、射频前端、功率 MOSFET 和图像传感器虽然都属于半导体器件，设计目标和制造重点却差异巨大。

如果只用“节点越先进，芯片越好”理解行业，就无法解释为什么汽车功率器件会使用成熟工艺，模拟芯片重视匹配和噪声，3D NAND 则主要沿垂直方向增加层数。

本文建立一张产品地图，重点说明不同芯片“处理什么信号、完成什么任务、制造时最怕什么”。

一、先按信号类型分类

1.1 数字芯片

数字电路把信息抽象成离散状态，最常见的是二进制 0 和 1。逻辑门、寄存器、处理器和数字存储阵列都建立在这种抽象上。

数字并不意味着内部电压真的只有两个精确数值。实际电路仍是连续模拟系统，只是设计了高、低电平范围和噪声裕量，使大量晶体管可以可靠地解释为离散逻辑。

1.2 模拟芯片

模拟电路处理连续变化的电压或电流，例如声音、温度、压力、光强和无线信号。放大器、基准源、滤波器和电源管理电路属于典型模拟模块。

模拟设计关注增益、带宽、线性度、噪声、失调、匹配和稳定性。晶体管数量可能远少于先进 CPU，但“少”不等于简单。

1.3 混合信号芯片

现实世界是模拟的，计算与存储大量采用数字形式，两者需要接口。混合信号芯片在同一产品中集成模拟和数字电路，例如：

ADC：把模拟量转换成数字码；
DAC：把数字码转换成模拟输出；
音频编解码器；
传感器读出与数字处理；
时钟与高速接口电路。

imec 将芯片按电路类型分为数字、模拟和混合信号，并强调模拟电路承担现实世界连续信号与数字系统之间的连接。

二、逻辑芯片：负责计算与控制

逻辑芯片根据输入和内部状态执行布尔运算、算术、控制与数据流处理。常见类型包括：

CPU：通用指令处理；
GPU：图形与大规模并行计算；
NPU/AI Accelerator：矩阵与机器学习工作负载；
MCU：集成处理器、存储和外设的嵌入式控制器；
ASIC：为特定任务定制；
FPGA：制造后仍可配置逻辑功能。

先进逻辑常追求 PPA：性能、功耗和面积的平衡。制造重点包括：

高密度、低变异的晶体管；
多层低电阻互连；
严格的 CD 与 Overlay 控制；
低接触电阻和可靠栅堆叠；
对随机缺陷的高敏感度。

但并非所有逻辑芯片都需要最先进节点。汽车 MCU、工业控制和长生命周期产品可能更重视成熟度、可靠性、成本与供应稳定。

三、存储芯片：负责保存状态

存储器的核心目标是以足够低的成本、功耗和延迟可靠保存信息。常见技术不能只用“快慢”排序，它们服务于不同层级。

3.1 SRAM

SRAM 通常用多个晶体管构成双稳态单元：

不需要像 DRAM 那样周期刷新；
读写速度快；
单位比特面积较大、成本较高；
断电后数据丢失。

处理器缓存是典型应用。SRAM Bitcell Area 也常被用来观察逻辑工艺的密度能力，但不能代表所有电路。

3.2 DRAM

经典 DRAM 单元由一个访问晶体管和一个电容构成，即 1T1C：

用电容中的电荷状态表达数据；
电荷会逐渐泄漏，因此需要刷新；
密度高于 SRAM，适合作为系统主存；
电容形貌、漏电、读出灵敏度和阵列一致性非常关键。

DRAM 不只有存储阵列，还包含地址译码、感测放大器和输出缓冲等外围电路。imec 指出这些外围晶体管有不同于普通逻辑器件的热预算、匹配和高电压要求，不能简单复制逻辑工艺。

3.3 NAND Flash

NAND 是非易失存储，断电后仍可保留数据。它通过浮栅或电荷俘获结构存储不同电荷状态，并以页和块组织读写、擦除。

现代 3D NAND 通过沿垂直方向堆叠存储层提高密度。制造挑战由单纯缩小平面尺寸，转向：

极高深宽比孔的刻蚀；
多层薄膜厚度一致性；
通道孔形貌和层间偏移；
电荷俘获层质量；
堆叠应力与缺陷控制。

Micron 的基础资料将 DRAM 定义为断电丢失数据的易失存储，而 NAND 是无需供电保持数据的非易失存储；两者单元结构和使用场景不同。

四、模拟与电源管理芯片

模拟芯片负责感知、放大、转换和调节连续信号。常见产品包括：

运算放大器和比较器；
ADC、DAC；
LDO、DC-DC、PMIC；
时钟、PLL 和高速 SerDes；
传感器模拟前端；
射频收发与前端模块。

模拟工艺往往需要多种器件并存：不同耐压 MOS、双极型晶体管、电阻、电容、电感或高压隔离结构。设计重点包括：

器件匹配而不只是最小尺寸；
低频噪声、热噪声和失调；
精确电阻、电容与参考电压；
电压裕量、可靠性和温度稳定性；
模拟与数字区域之间的噪声隔离。

因此，模拟芯片使用成熟节点不表示技术落后。成熟工艺可能提供更合适的电压范围、无源器件、模型稳定性和成本。

五、功率半导体：控制能量，而不只是信息

功率器件用于开关或调节较大的电压和电流，常见器件包括：

功率 MOSFET；
IGBT；
肖特基二极管；
SiC MOSFET 与二极管；
GaN HEMT。

功率器件关注的指标与先进逻辑明显不同：

指标	工程意义
击穿电压	关断时可承受多高电压
导通电阻	导通损耗大小
开关损耗	高频切换时的能量损耗
热阻	热量能否有效导出
安全工作区	电压、电流和时间的可用边界
可靠性	栅氧、雪崩、短路和高温寿命

高耐压往往需要更厚、更低掺杂的漂移区，这会增加导通电阻。SiC 和 GaN 等宽禁带材料能在高电场、高温或高频场景提供优势，但也带来晶体缺陷、界面、衬底成本和封装等新挑战。

六、传感器、光电与射频器件

还有许多芯片不适合简单归入逻辑或存储：

CMOS 图像传感器把光转换成电信号；
MEMS 把机械结构与电路结合，用于加速度、压力和麦克风；
光电二极管、激光器和硅光器件处理光信号；
射频器件在高频下放大、切换或滤波信号；
生物和化学传感芯片利用表面反应产生可读信号。

这些产品往往需要特殊材料、结构、封装和校准。比如图像传感器关心像素缺陷和暗电流，MEMS 关心可动结构释放与腔体封装，射频器件关心寄生参数和高频损耗。

七、不同芯片对应不同检测与量测重点

产品方向	常见关注点
先进逻辑	CD、Overlay、接触、随机图形缺陷、互连
DRAM	电容和高深宽比结构、阵列重复性、外围器件
3D NAND	堆叠层、通道孔形貌、层间偏移、应力
模拟/混合信号	匹配、膜层和器件参数均匀性、噪声相关缺陷
功率器件	晶体缺陷、外延层、终端结构、背面工艺
图像传感器	像素缺陷、微透镜、色彩滤光层、键合
先进封装	翘曲、凸点、RDL、空洞、键合界面

同一台设备的“最佳 Recipe”不能脱离产品类型。对逻辑图形有效的算法，不一定适合重复存储阵列；对硅晶圆有效的光学模型，也不一定适合 SiC 或多层封装结构。

八、不要把这些分类当成互斥盒子

真实芯片经常包含多种电路：

SoC 同时集成 CPU、GPU、SRAM、接口和模拟模块；
DRAM 除存储阵列外还有复杂外围逻辑和模拟感测；
电源管理芯片可能包含数字控制；
图像传感器可通过堆叠把像素阵列与逻辑处理层结合；
Chiplet 系统把不同节点、不同功能的裸片封装在一起。

分类的价值是帮助识别主要功能与技术矛盾，而不是给每颗芯片贴唯一标签。

九、小结

数字、模拟和混合信号按处理的信号形式分类；逻辑、存储、功率等则更多按功能分类。
逻辑芯片追求计算与控制，先进产品常关注 PPA。
SRAM、DRAM 和 NAND 在单元结构、易失性、性能与密度上各有定位。
模拟芯片重视噪声、匹配、线性与电压范围，成熟节点同样具有技术价值。
功率半导体控制能量，核心矛盾是耐压、损耗、热和可靠性。
产品不同，制造工艺与检测量测重点也不同，不能只看节点名称。

下一篇将沿着产品的实际制造旅程，串起设计、前道晶圆制造、晶圆测试、封装和最终测试。

参考资料

半导体基础（四）：制程节点到底代表什么

Sun, 12 Apr 2026 10:00:00 +0800

写在前面

提到芯片制造，最醒目的数字往往是 7 nm、5 nm、3 nm，甚至 18A。很多人会自然地问：“3 nm 到底是哪一段只有 3 nm？”

在现代工艺中，通常找不到一个统一、固定、恰好等于节点名称的物理尺寸。节点已经从尺寸标签演变为一代工艺平台的名称。理解这个变化，才能正确阅读工艺路线图、设备需求和检测量测指标。

一、节点最初确实与尺寸有关

在较早时期，工艺代际名称常与晶体管的某个代表尺寸有较直接关系，例如最小栅长或半间距。随着器件结构、互连和设计规则演进，单个尺寸越来越无法代表整套工艺。

Intel 对节点命名历史的说明很明确：过去节点名称曾对应某些晶体管物理特征的实际长度，但行业多年前已逐渐脱离这一做法；现代名称更接近对密度、性能和功耗等综合进步的代际表达。

所以不能把历史上的关系机械地套到今天：

1
2
3
4
5


“某节点叫 5 nm”
 ≠
“所有晶体管栅长都是 5 nm”
 ≠
“芯片上最小结构一定是 5 nm”

二、现代节点是一套工艺平台

一代可量产工艺不仅包含晶体管尺寸，还包含大量相互关联的技术选择：

晶体管架构，例如 Planar、FinFET、GAA；
栅极、沟道、源漏和接触材料；
标准单元高度和设计规则；
金属互连层、线宽、线距与通孔结构；
光刻方案和关键层数量；
电压、器件选项与可靠性规范；
SRAM 单元、I/O 器件和模拟器件支持；
工艺步骤、掩模数量、成本与良率成熟度；
面向设计者的 PDK、模型和 IP 生态。

因此，节点更像一整套“制造配方 + 设计规则 + 器件库 + 性能边界”，不是一把纳米尺。

三、真正需要比较哪些物理尺寸

尽管节点名不再对应唯一尺寸，实际制造当然仍然由具体尺寸约束。常见指标包括：

指标	含义	为什么重要
Gate Length	有效或物理栅长，定义需具体说明	影响电学控制与性能
Contacted Gate Pitch，CGP	相邻栅结构的重复间距	影响标准单元横向密度
Metal Pitch	某层金属线与间距的重复节距	影响互连密度与布线能力
Fin Pitch / Nanosheet Pitch	鳍片或纳米片结构节距	影响器件密度与工艺窗口
SRAM Bitcell Area	SRAM 单元面积	常用于观察高密度存储结构能力
Logic Density	单位面积可实现的代表性逻辑晶体管数量	比单一线宽更接近逻辑集成能力

同一节点内部也会存在多种线宽、膜厚和间距。关键层与非关键层可能使用不同光刻技术；高性能库和高密度库也可能采用不同设计规则。

四、为什么不同公司的节点不能只看数字

各厂商节点命名体系并没有一个强制统一的物理映射。同样叫“5 nm”的工艺，其晶体管结构、密度、SRAM 单元、性能、功耗、设计规则和成熟度都可能不同。

严谨比较至少要限定：

比较对象：是高性能逻辑、高密度逻辑、SRAM，还是特定产品？
性能条件：在相同功耗、相同频率还是相同电压下比较？
面积口径：用峰值晶体管密度、标准单元密度还是最终产品面积？
工艺版本：初始节点、增强版和低功耗版可能不同。
量产状态：技术发布、风险试产和高良率量产不是同一阶段。

Intel 曾建议用代表性逻辑单元密度并单独报告 SRAM 单元面积，以减少节点名称造成的混乱。这也说明任何单一指标仍然不够，需要结合产品目标分析。

五、PPA：工艺比较的三个常用方向

现代逻辑工艺经常用 PPA 概括三类目标：

Power：功耗；
Performance：性能；
Area：面积。

三者通常无法同时无条件最优。例如：

提高频率可能增加动态功耗和漏电；
追求最高密度可能牺牲布线余量或散热；
降低电压有助于省电，却会影响速度和稳定性；
更激进的工艺步骤可能增加成本和良率风险。

因此，“新节点比旧节点提升 20%”必须继续问：提升的是哪一项，在什么约束和测试条件下？

六、节点缩小不等于所有东西都等比例缩小

早期理想缩放设想希望器件尺寸、电压和电场按比例变化，但现实逐渐偏离简单缩放：

电源电压下降速度变慢；
互连电阻和延迟成为重要瓶颈；
SRAM、模拟和 I/O 结构缩放节奏不同；
功率密度与散热限制性能；
光刻、材料和工艺复杂度显著增加；
设计成本与制造成本不一定随面积同比下降。

这也是先进芯片采用 Chiplet、先进封装、专用加速器和架构优化的原因之一：系统进步不再只依靠晶体管尺寸缩小。

七、Planar、FinFET 与 GAA 是什么关系

节点演进常伴随器件架构变化：

7.1 Planar

沟道位于平面表面，栅极主要从上方控制。工艺成熟，但在很短沟道下静电控制能力受到限制。

7.2 FinFET

沟道形成竖直鳍片，栅极包围鳍片多个侧面，提升控制能力。驱动能力可通过鳍片数量等方式离散调节。

7.3 GAA

栅极环绕纳米线或纳米片沟道，进一步增强静电控制。纳米片宽度等参数提供新的器件优化自由度，但释放沟道、内侧间隔层和多层外延等工艺更加复杂。

节点名称本身不能告诉你器件采用哪种架构，必须阅读厂商技术说明。

八、节点与检测量测有什么关系

节点越先进，并不只是要求设备“看得更小”，还会带来四类变化。

8.1 测量对象从二维走向三维

平面顶部 CD 不足以描述 FinFET 或 GAA，需要获取高度、侧壁角、多层厚度、内部间距和形貌。

8.2 允许误差相对收紧

结构尺寸与工艺窗口缩小后，同样的绝对偏差可能占据更大比例。设备的重复性、长期稳定性和匹配能力都需要提高。

8.3 隐藏缺陷增多

复杂叠层、高深宽比结构和键合界面可能把缺陷藏在表面之下，需要电子束、X 射线、声学或其他互补技术。

8.4 数据和模型更重要

很多量测不再是直接“看尺子读数”，而是根据光谱、散射或图像信号反演模型参数。模型相关性、参考方法和不确定度成为结果的一部分。

所以节点升级对设备的挑战，是分辨率、系统稳定性、三维感知、算法模型和吞吐量的共同升级。

九、阅读节点路线图的实用清单

以后看到节点宣传，不妨逐项确认：

节点名称由哪家企业定义？
对应 Planar、FinFET 还是 GAA？
公布的是性能、功耗、密度中的哪一项？
改善是在相同条件下比较吗？
逻辑密度与 SRAM 单元面积分别是多少？
使用哪些新材料、互连或供电技术？
处于研发、风险试产还是量产阶段？
面向高性能、移动低功耗还是其他应用？

只要这些问题没有答案，就不要从节点数字推导精确的器件尺寸或产品优劣。

十、小结

节点名称历史上曾与代表性物理尺寸相关，现代节点已经不对应唯一尺寸。
一代工艺包含晶体管架构、互连、设计规则、材料、PDK、成本和可靠性等完整体系。
不同厂商的同名节点不能只凭数字直接比较。
PPA 是理解工艺权衡的起点，但比较仍需统一约束和口径。
先进节点带来的不仅是更小尺寸，还有三维结构、隐藏缺陷、模型依赖和更紧的过程控制要求。

下一篇将从产品功能出发，区分逻辑、存储、模拟、功率等不同芯片为什么需要不同器件与制造路线。

参考资料

半导体基础（三）：MOSFET 的结构与工作原理

Fri, 10 Apr 2026 10:00:00 +0800

写在前面

上一篇分清了晶圆、裸片和封装，这一篇回到裸片内部最基本的有源器件：MOSFET。

把 MOSFET 说成“电子开关”没有错，但这个比喻隐藏了很多重要问题：开关由什么控制？为什么关断时仍会漏电？为什么尺寸越小越难控制？FinFET 和 GAA 又在解决什么？

本文从设备工程师需要的角度拆解 MOSFET，不做复杂器件方程推导，但会保留理解工艺和量测所需的关键物理关系。

一、先看 MOSFET 的完整名字

MOSFET 是 Metal-Oxide-Semiconductor Field-Effect Transistor 的缩写，中文通常译为金属—氧化物—半导体场效应晶体管。

名字包含两层信息：

Metal-Oxide-Semiconductor 描述经典栅极堆叠；
Field-Effect 表示器件通过电场改变沟道的导电状态。

现代先进器件常采用金属栅与高介电常数材料，栅介质也不再只是传统二氧化硅。因此 MOS 更像一个沿用下来的器件类别名称，而不是对所有材料的逐字说明。

二、一只 MOSFET 由哪些部分组成

以硅基 nMOS 为例，可以先记住五个端或结构：

名称	符号	作用
栅极	G，Gate	通过电压产生电场，控制沟道
源极	S，Source	提供进入沟道的载流子
漏极	D，Drain	接收流出沟道的载流子
体区	B，Body/Bulk	器件所在的半导体区域
栅介质	—	隔开栅极与半导体表面

源极和漏极的命名与工作偏置有关。在对称结构中，两端物理上可能很相似，但实际电路会根据电位与载流子流动方向确定角色。

2.1 为什么栅极几乎不用“持续供电”

栅极与沟道之间有绝缘介质，理想稳态下没有直流导通路径。栅极更像电容的一端：改变栅电压时需要给等效电容充放电，电压稳定后主要剩泄漏。

现实器件的介质并非绝对绝缘，极薄介质还会出现隧穿等漏电机制。这也是行业引入高介电常数栅介质的重要背景之一：在保持较强栅控能力的同时，允许使用更大的物理厚度来降低直接隧穿。

三、从关断到导通发生了什么

以构建在 P 型体区中的增强型 nMOS 为例。

3.1 栅压较低：没有连续沟道

源区和漏区通常为重掺杂 N 型，中间隔着 P 型区域。栅极未施加足够正电压时，源漏之间没有一条连续的电子沟道，器件近似关断。

“关断”不是电流严格等于零。反偏结漏电、亚阈值电流和栅漏电等仍然存在，只是远小于导通电流。

3.2 栅压升高：表面载流子重新分布

栅极施加正电压后，电场会排斥半导体表面的空穴，并吸引电子靠近栅介质下方。随着栅压继续升高，表面电子浓度足以形成与原体区导电类型相反的 反型层（Inversion Layer）。

这条反型层连接源极和漏极，就是沟道。

3.3 加上源漏电压：沟道中产生电流

沟道形成后，再在源漏之间施加电压，载流子会在横向电场作用下运动。栅极负责“有没有路、路有多通”，源漏电压负责沿着这条路驱动电流。

Intel 对现代 MOSFET 的描述也是这一逻辑：源极与漏极之间的沟道由上方栅极控制，栅电压吸引适当电荷形成连接，从而允许电流通过。

四、阈值电压不是理想开关线

阈值电压（Threshold Voltage，Vth） 用于描述强反型沟道开始建立的特征栅压。但它不是一条“低 0.001 V 就完全关闭、高 0.001 V 就完全打开”的硬边界。

阈值附近的行为受定义方法、漏极电压、温度、体偏置、器件尺寸和随机波动影响。规格中出现 Vth 时，需要确认：

使用恒流法还是其他提取方法；
测试时的漏极电压是多少；
温度和体端如何设置；
报告的是典型值、均值还是分布；
对应哪一种器件选项。

在数字电路中，常关心两组相互制约的指标：

导通电流 Ion：越大通常越有利于快速充放电；
关断电流 Ioff：越小越有利于降低静态功耗。

简单提高驱动能力可能带来更高漏电，器件设计本质上是在性能、功耗、面积和可靠性之间权衡。

五、MOSFET 的三个工作区域

传统长沟道模型常把工作状态分为三个区域。它是理解电路的有用近似，但先进短沟道器件会偏离理想模型。

5.1 截止区

栅源电压不足以建立强反型沟道，器件近似关闭。仍需注意亚阈值与其他漏电。

5.2 线性区

沟道已经形成，源漏电压相对较小，器件表现得像一个受栅压控制的电阻。模拟开关和某些低压工作状态会利用这一区域。

5.3 饱和区

漏极附近沟道发生夹断，电流对漏极电压的敏感程度降低，主要受栅极过驱动控制。数字电路切换和模拟放大都涉及饱和区，但使用目的不同。

“饱和”不代表电流达到任何条件下都不再变化。沟道长度调制、短沟道效应和自热等都会使实际电流继续变化。

六、为什么 CMOS 静态功耗低

CMOS 使用互补的 nMOS 和 pMOS。以反相器为例：

1
2
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4
5
6
7


电源 VDD
 │
 pMOS
 ├── 输出
 nMOS
 │
 GND

输入低时，pMOS 导通、nMOS 关断，输出被拉高；
输入高时，pMOS 关断、nMOS 导通，输出被拉低。

理想稳态下总有一只晶体管关断，不形成持续的电源到地通路。实际 CMOS 功耗主要包括：

动态功耗：节点电容在翻转时反复充放电；
短路功耗：输入过渡期间 nMOS 与 pMOS 短暂同时导通；
静态功耗：亚阈值、栅、结等漏电形成的功耗。

因此，降低电压能显著降低动态功耗，但又可能降低速度和噪声裕量；减小尺寸能增加密度，却可能加剧漏电和工艺波动。

七、尺寸缩小后为什么越来越难

理想情况下，栅极应该独立控制沟道。但当沟道变短后，漏极电场也会强烈影响沟道势垒，出现一系列 短沟道效应：

阈值电压随沟道缩短而变化；
漏极电压降低源端势垒，即 DIBL；
亚阈值漏电增大；
器件间随机差异更加显著；
电场增强带来可靠性问题。

平面器件中，栅极主要从沟道上方控制。FinFET 把沟道做成竖起的鳍片，让栅极从多个侧面包围；GAA 则让栅极更完整地围绕纳米线或纳米片。这些结构的共同目标是增强静电控制，而不仅是追求更立体的外观。

7.1 三维结构带来的制造难题

更好的电学控制换来了更复杂的制造：

鳍片或纳米片的宽度、高度和间距需要精确控制；
多层材料界面的厚度与均匀性更加关键；
高深宽比结构更难沉积和刻蚀；
隐藏在三维结构内部的缺陷更难观察；
单一二维图像可能不足以还原真实形貌。

这也是为什么先进节点需要散射量测、电子显微镜、X 射线和截面分析等多种技术互相补充。

八、器件参数如何映射到工艺参数

晶体管性能不是由一个尺寸单独决定。下面是一些典型关联：

器件关注点	可能相关的工艺与量测对象
阈值电压	掺杂、功函数材料、栅介质厚度、沟道尺寸
驱动电流	沟道迁移率、接触电阻、栅长、源漏结构
漏电	栅介质缺陷、结特性、短沟道控制、边缘粗糙度
器件匹配	CD 均匀性、膜厚均匀性、随机掺杂与材料波动
可靠性	电场、缺陷态、界面质量、热预算与应力

相关不等于可以用一个参数直接推导全部电学结果。晶圆厂需要把在线量测、缺陷检测、电性测试和失效分析结合起来，才能建立工艺与性能的因果关系。

九、小结

理解 MOSFET，要抓住这几个核心：

栅极通过电场改变半导体表面的载流子分布，形成或削弱沟道。
阈值电压是器件特征参数，不是理想开关的绝对边界。
Ion、Ioff、速度、功耗和可靠性相互制约。
CMOS 依靠 nMOS 与 pMOS 互补工作，降低理想稳态直流功耗。
FinFET 和 GAA 的核心价值是加强栅极对短沟道的静电控制。
器件越立体，制造和检测量测就越依赖多参数、多技术协同。

下一篇讨论一个常被营销数字掩盖的问题：7 nm、5 nm、3 nm 这些制程节点究竟代表什么。

参考资料

半导体基础（二）：晶圆、裸片与芯片是什么关系

Wed, 08 Apr 2026 10:00:00 +0800

写在前面

晶圆、Die、芯片、IC、封装，这些词经常在同一段话里出现，中文交流中还会被交叉使用。如果不先分清对象，就很容易产生这样的误解：检测到的是“芯片缺陷”还是“晶圆表面缺陷”？设备处理的是一片 Wafer，还是一颗已经封装的器件？

先用一条主线概括它们的关系：

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单晶硅锭（Ingot）
 ↓ 切片、研磨、抛光
晶圆（Wafer）
 ↓ 在表面批量制造集成电路
裸片（Die）
 ↓ 晶圆切割后分离
封装器件（Packaged Device）
 ↓ 焊接到系统中
电子产品

一、晶圆是制造载体，不是一整块芯片

晶圆（Wafer） 是一片薄而近似圆形的半导体材料。最常见的是单晶硅晶圆，也有碳化硅、砷化镓等不同材料。

晶圆的作用类似一块高度标准化的制造基板：晶圆厂在它的表面反复进行沉积、光刻、刻蚀、掺杂、清洗和抛光，一次并行制造许多相同或不同的集成电路。

晶圆之所以是圆形，源于常见单晶生长过程得到的圆柱形晶锭。晶锭经过切片、边缘处理、研磨、抛光和清洗后成为可供晶圆厂使用的裸晶圆。

常见硅晶圆直径包括 200 mm 和 300 mm。直径越大，一片晶圆通常能容纳越多裸片，但设备、厂务和工艺控制也需要适配相应尺寸。晶圆直径与制程节点是两个不同维度，不能把“300 mm 晶圆”理解成某种先进节点。

二、晶圆上为什么会有重复的小方块

晶圆经过图形化后，表面会出现大量重复区域。每个将来可以成为独立集成电路的区域称为 裸片（Die）。

裸片之间留有切割通道，常称为 划片道（Scribe Line / Scribe Street）。这里除了给切割刀或激光留出空间，还可能放置：

工艺监控结构；
套刻和对准标记；
线宽、电阻等测试结构；
设备校准或过程控制图形。

一片晶圆能容纳多少裸片，取决于晶圆直径、裸片面积、边缘排布和划片道宽度。不能简单用“晶圆面积除以裸片面积”得到精确数量，因为圆形边缘容不下完整矩形裸片，还要考虑禁用边缘和工艺布局。

2.1 Die 和 Dies 怎么读

die 是单数，复数通常写作 dies。中文常译为裸片、晶粒或管芯。在本文中统一使用“裸片”，强调它尚未完成最终封装。

三、Chip、IC 和 Die 的边界

这些词在严格语境和日常语境中略有差异：

术语	较严格的含义	日常使用中的情况
Integrated Circuit，IC	在半导体材料上集成的完整电路	常泛指集成电路产品
Die	从晶圆上划分出的单个电路裸片	强调未封装状态
Chip	芯片，语义最宽	既可能指裸片，也可能指封装后的芯片产品
Package	封装体	包含裸片、互连、基板或引线框架及保护结构
Device	器件	可指晶体管、二极管，也可指完整封装器件，需看上下文

因此，“这个 Chip 有多大”必须追问是在说 Die Size 还是 Package Size；“芯片检测”也必须确认发生在晶圆级、切割后裸片级还是封装后。

NIST 对几者的区分很直观：Wafer 是承载多个集成电路的半导体薄片；集成电路由大量晶体管组成；Chip 则是可独立用于电子产品的自包含部件。在真实行业沟通中，用上下文补齐状态仍然不可少。

四、晶圆正面、背面、边缘和缺口

对设备而言，晶圆不是一个只需要关心直径的圆盘。

4.1 正面与背面

正面（Front Side）：制造器件和互连结构的主要表面；
背面（Back Side）：晶圆另一面，可能经历减薄、金属化或背面供电等工艺；
边缘（Edge）：包含斜边和近边缘区域，颗粒、膜层剥落和应力问题可能从这里产生。

检测设备可能分别面向正面、背面或边缘。所谓“全晶圆检测”也不自动等于三个区域全部覆盖，必须查看设备定义。

4.2 Notch 的作用

现代大尺寸硅晶圆边缘通常带有一个小缺口，称为 Notch。它为设备提供晶圆方位参考，方便机械手、预对准器和工艺设备建立统一坐标。

设备完成预对准后，通常会把晶圆中心、Notch 方向和设备坐标联系起来。后续的 Wafer Map、缺陷坐标和采样点才能在不同设备之间交换。

4.3 边缘排除区

晶圆最外圈往往不会像中心区域一样用于完整产品裸片，统计和检测时常设置 Edge Exclusion。不同工艺、客户和设备对排除范围的定义可能不同，所以比较缺陷数量或均匀性时必须确认有效区域。

五、从晶圆到裸片：良率发生在哪里

完成晶圆制造后，并不是每个裸片都一定合格。晶圆测试会用探针与裸片上的测试焊盘或凸点接触，执行电学测试并生成结果地图。

常见状态可以简化为：

Good Die：测试通过，可进入后续封装；
Bad Die：测试失败，通常不会投入昂贵的后续封装；
Inkless Map：现代产线通常通过电子 Wafer Map 传递结果，而不再真的给坏片打墨点。

晶圆良率（Die Yield） 可直观理解为合格裸片数占被评估裸片数的比例，但实际统计口径可能排除工程片、边缘裸片或未测试区域。谈良率时必须说明分母。

缺陷数量与电测失效也不是一一对应：

有些颗粒落在不敏感区域，不一定导致失效；
有些结构偏差肉眼和普通缺陷检测看不到，却会造成电学参数漂移；
同一个系统性工艺问题可能影响大量裸片；
检测到的异常需要通过 Review、分类和失效分析建立因果关系。

六、切割以后为什么还需要封装

裸片非常脆弱，微小焊盘也无法直接连接普通电路板。封装至少承担四类任务：

电气互连：把裸片上的微小连接点引出到封装端子；
机械保护：减少湿气、颗粒和外力对裸片的影响；
热管理：为芯片工作产生的热量提供传导路径；
系统集成：支持多个裸片、无源元件或中介层组合。

传统流程可能包括晶圆减薄、切割、固晶、引线键合或倒装、塑封和最终测试。先进封装中还会出现凸点、RDL、TSV、硅中介层、混合键合和 Chiplet，使“前道”和“后道”的技术边界逐渐模糊。

封装不会把坏的电路自动变好，反而会引入新的失效风险，例如空洞、翘曲、裂纹、键合不良和互连开短路，因此同样需要检测与量测。

七、从设备视角分清被处理对象

设备规格书中的对象名称决定了机械、光学和算法需求：

对象	设备需要关注的典型问题
裸晶圆	表面颗粒、平坦度、纳米形貌、晶体缺陷
图形晶圆	图形缺陷、CD、Overlay、膜厚、套刻标记
减薄晶圆	翘曲、破片风险、背面缺陷、临时键合
切割后裸片	崩边、裂纹、污染、方向和分选
封装器件	外观、共面度、焊点、内部空洞和电性能
面板或载板	大尺寸运动范围、翘曲、线路与通孔缺陷

所以“支持 300 mm”只说明设备能够处理某种尺寸上限，还不能说明它支持哪些材料、厚度、翘曲范围、载具和工艺状态。

八、小结

用一句话概括本文：晶圆是批量制造平台，裸片是晶圆上的单个电路，封装把裸片变成可连接、可保护、可使用的器件。

需要特别记住：

Wafer、Die、Chip 和 Package 不是同一个制造状态。
Chip 是宽泛用语，严谨沟通时应明确指裸片还是封装器件。
晶圆还包含正面、背面、边缘、Notch 和边缘排除区等设备语义。
晶圆测试产生 Good Die Map，帮助避免给明显失效的裸片继续增加封装成本。
前道缺陷、量测偏差、电测失效和最终良率有关联，但不能简单一一对应。

下一篇将聚焦真正完成开关动作的器件：MOSFET 的结构、导通机制以及 CMOS 为什么省电。

参考资料

半导体基础（一）：从硅原子到晶体管

Mon, 06 Apr 2026 10:00:00 +0800

写在前面

进入半导体行业后，我们很快会遇到晶圆、掺杂、PN 结、MOSFET、CMOS 等术语。它们看起来分属材料、物理和电路，实际上连成了一条非常清晰的链：

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硅的晶体与能带
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掺杂改变载流子数量
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形成可控制的结和沟道
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制造出晶体管
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晶体管组成逻辑门、存储单元和芯片

本文不追求推导半导体物理公式，而是建立一套足以理解制造工艺和设备指标的器件直觉。

一、“半导体”到底半在哪里

“半导体”并不是导电能力永远处于导体和绝缘体正中间的材料。更准确地说，它的导电特性能够被掺杂、电场、温度或光照显著调节。

从能带角度看，固体中的电子并不能拥有任意能量。常用三个概念描述电子状态：

价带（Valence Band）：较低能量、通常被电子占据的能带；
导带（Conduction Band）：电子进入后可以参与导电的能带；
禁带（Band Gap）：价带与导带之间没有允许电子状态的能量区间。

金属的电子很容易进入可移动状态；绝缘体的禁带较宽，常温下很难产生足够的自由载流子；半导体的禁带适中，因此我们能够用工程手段控制其载流子数量。

“能带”不是电子在材料中跑动的几条实体轨道，而是描述大量原子组成固体后，电子可以占据哪些能量状态的模型。

二、为什么集成电路偏爱硅

硅不是唯一的半导体。锗、砷化镓、碳化硅和氮化镓都有重要用途，但硅长期成为主流集成电路材料，靠的是一整套综合优势：

原料丰富：硅是地壳中含量很高的元素，不过芯片使用的是经过多级提纯的电子级硅，并不是把沙子直接切成晶圆。
能够生长高质量氧化层：硅表面可以形成二氧化硅，为栅介质、隔离和早期平面工艺提供了关键基础。
晶体和掺杂工艺成熟：可以制备大尺寸、低缺陷的单晶硅，并精确控制杂质分布。
产业生态完整：材料、设备、设计模型、制造流程和质量标准经过数十年积累。

这也提醒我们，材料选择从来不是比较某一个参数。某种材料的电子迁移率更高，不代表它就能立刻替代硅；晶圆尺寸、缺陷密度、界面质量、成本和量产能力同样重要。

三、纯硅为什么需要掺杂

单晶硅中，每个硅原子通过价电子与相邻原子形成共价键。理想的本征硅在常温下只有少量电子获得足够能量进入导带，同时在价带留下“空位”。

这个空位称为 空穴（Hole）。空穴不是一种真正独立的粒子，但把相邻电子依次填补空位的过程等效为一个带正电的载流子移动，非常方便描述电流。

本征硅的载流子太少，不足以直接构建实用器件。工程上会有控制地加入少量杂质，这个过程称为 掺杂（Doping）。

3.1 N 型半导体

向硅中加入磷、砷等五价元素时，多出的价电子更容易成为自由电子：

电子是多数载流子；
空穴是少数载流子；
材料整体仍然保持电中性。

“N 型带负电”是常见误解。N 表示主要参与导电的是负电荷载流子，不表示整块材料具有净负电荷。

3.2 P 型半导体

加入硼等三价元素时，共价键体系中容易出现空穴：

空穴是多数载流子；
电子是少数载流子；
材料整体同样保持电中性。

掺杂浓度和空间分布会影响电阻率、结深、阈值电压与漏电等器件参数。离子注入、扩散和退火等工艺，本质上都在控制“什么元素，以多少数量，停在什么位置，以何种状态发挥电学作用”。

四、P 型和 N 型放在一起会发生什么

当 P 型与 N 型材料接触时，N 区的电子会向 P 区扩散，P 区的空穴也会向 N 区扩散。它们在交界附近复合，留下不能自由移动的离化杂质，形成 耗尽区（Depletion Region）。

耗尽区中的固定电荷建立内建电场，阻止载流子继续无止境扩散。外部施加不同方向的电压，会改变这道势垒：

正向偏置 降低势垒，电流更容易通过；
反向偏置 提高势垒，理想情况下只剩很小的漏电流；
反向电压过高时可能发生击穿，是否允许击穿取决于器件设计。

这就是 PN 结的核心，也是二极管、双极型晶体管、光电器件以及 MOS 器件结隔离的基础。

五、MOSFET：用电场控制一条导电通道

现代数字芯片最重要的基本器件是 MOSFET，即金属—氧化物—半导体场效应晶体管。名字保留了早期典型结构，现代器件的栅极和介质材料已经不一定是传统金属与二氧化硅，但工作思想仍然一致。

一个简化的 MOSFET 包含：

结构	作用
源极（Source）	载流子进入沟道的一端
漏极（Drain）	载流子离开沟道的一端
栅极（Gate）	通过电场控制沟道状态
栅介质（Gate Dielectric）	隔开栅极与沟道，理想情况下不让直流电流穿过
沟道（Channel）	导通时连接源极和漏极的路径
衬底或体区（Body）	承载器件并参与其电学行为

以增强型 nMOS 为例：栅极电压较低时，源漏之间没有足够强的导电沟道，器件处于关断状态；栅极电压升高到一定程度后，电场在表面吸引电子并形成反型层，源漏之间可以导电。

这里的关键不是“栅极机械地打开一道门”，而是：栅极电压产生的电场改变了半导体表面的载流子分布。

阈值电压也不是一道绝对分界线。低于阈值仍可能存在亚阈值电流，高于阈值后的电流还受源漏电压、沟道尺寸、温度和器件结构影响。

六、nMOS 与 pMOS 为什么要配对

nMOS 擅长在输入为高电平时导通，pMOS 的极性相反。将两者互补使用形成 CMOS（Complementary MOS），可以构建低静态功耗的逻辑电路。

最简单的 CMOS 反相器包含一只 pMOS 和一只 nMOS：

输入	pMOS	nMOS	输出
低电平	导通	关断	高电平
高电平	关断	导通	低电平

在理想稳态下，不会同时存在从电源到地的大电流通路；主要功耗发生在翻转、给负载电容充放电以及实际器件的漏电中。

晶体管进一步组合成与门、或门、非门等逻辑门，逻辑门组成加法器、寄存器和控制电路，最终构成处理器和其他数字芯片。NIST 将晶体管概括为可由电压控制开关状态的半导体器件；Intel 给出的层级也很清楚：晶体管组成逻辑门，逻辑门组成电路，复杂电路构成处理器。

七、晶体管不再只是“平面上的一个门”

随着尺寸缩小，平面 MOSFET 的栅极越来越难控制沟道，短沟道效应和漏电问题加重。器件结构因此不断演进：

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平面晶体管（Planar）
 ↓ 栅极只从一个主要表面控制沟道
FinFET
 ↓ 沟道像鳍片，栅极包围多个侧面
环栅晶体管（GAA）
 栅极在更大范围包围纳米片或纳米线沟道

三维结构改善了栅极的静电控制，但也给制造带来更复杂的形貌、材料界面和尺寸一致性问题。此时只测一个顶部线宽已经不够，还要关注侧壁、鳍高、纳米片厚度、间距和叠层结构。这正是先进检测与量测技术不断发展的原因。

八、从器件结构反推制造与设备问题

理解 MOSFET 后，许多工艺步骤就不再是孤立名词：

光刻决定图形放在哪里；
刻蚀把图形转移到材料中；
沉积形成介质、导体与功能薄膜；
离子注入和退火建立需要的掺杂分布；
CMP 将表面重新平坦化，便于继续堆叠；
检测寻找颗粒、残留和图形异常；
量测确认关键尺寸、膜厚、套刻和形貌是否符合要求。

器件性能最终取决于大量材料和几何参数共同作用。设备工程师看到的“位置偏了 1 nm”“膜厚多了 0.5 nm”，可能对应阈值电压、漏电或可靠性的变化；这就是纳米级制造必须持续测量和反馈的根本原因。

九、小结

本文建立了从材料到器件的第一条主线：

半导体的导电能力可以被掺杂和电场等手段调节。
掺杂通过改变多数载流子形成 N 型与 P 型半导体，但材料整体仍保持电中性。
P 型和 N 型接触形成耗尽区与内建电场，是 PN 结器件的基础。
MOSFET 用栅极电场控制源漏之间的沟道，而不是依靠机械开关。
nMOS 与 pMOS 互补组成 CMOS，晶体管再逐级组成逻辑门、电路和芯片。
从 Planar、FinFET 到 GAA，器件结构越立体，制造和量测也越复杂。

下一篇将把几个最容易混用的实体彻底分清：晶圆、裸片、芯片和封装器件到底是什么关系。